GenSys

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RTL 重构与设计组件

SoC 设计中 IP 重用增多,在管理系统或子系统组件的源 RTL 以及处理创建新设计或衍生设计时所需的 RTL 修改方面增加了难度。GenSys 提供的环境可实现“构建纠错”RTL 设计组件,并含有用于 RTL 重构的管理和修改工具,可以提高前端设计人员的工作效率。

优势

  • 实现“构建纠错”RTL 组件,缩短创作优质设计的时间
  • 为新设计和衍生设计提供易于使用的 RTL 重映射和重构环境
  • 实现有效的设计重用和 IP 集成
  • 帮助分散的设计团队创建更一致的优质设计
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