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3D Multi-Die设计的市场预测显示，芯片的设计与交付方式正在经历前所未有的变革。IDTechEx预计，到2028年，芯粒市场规模将达到4110亿美元。Market.us的报告表明，先进封装市场规模将从2023年的350亿美元增长到2033年的1580亿美元，并且预计在这1580亿美元中，超600亿美元将来自3D SoC和3D堆叠内存。这些数据与报告充分印证了Multi-Die设计和3D封装快速普及的趋势。本文将重点介绍3D Multi-Die设计的驱动因素，以及3D封装对Die-to-Die和接口IP的关键要求。
为突破摩尔定律的限制，充分发挥Multi-Die设计的优势，开发者可通过多种方式将异构和同构裸片集成在单个封装中，如图1所示。
图1：单个封装中集成多个裸片的示例
第一个例子展示了在一个封装中集成2个或更多裸片的情况，裸片之间通过有机基板连接，并借助单端或差分IO，或者短距离串行收发器进行数据传输。这种2D集成方法成本相对较低，但裸片之间的带宽受限。如图2所示，2.5D集成中采用性能更高的中介层来实现多个裸片之间的高密度信号布线。信号随后路由至封装衬底，并通过封装引脚输出。这些裸片通过Die-to-Die接口（如UCIe）连接，每个通道数据速率为40G或更高，从而提升了带宽，同时也兼顾了延迟与散热问题。
图2：2.5D集成与中介层+衬底封装
3D集成不仅能缩小尺寸，更重要的是可提高互连密度、降低延迟和互连功耗，增强可扩展性。3.5D集成涵盖了从3D裸片堆叠到另一个2D裸片或3D裸片堆叠的Die-to-Die连接。
2.5D Multi-Die设计的驱动因素
先进工艺节点推动晶体管数量不断增加，但随着摩尔定律放缓，同时复杂AI工作任务对计算性能的要求更高，芯片设计需要突破单个800mm2掩膜版的限制，以获得更强大的处理能力。起初，开发者可将两个或更多裸片集成到一个封装中，并通过并行或串行I/O连接，实现处理能力的纵向扩展。随后演化出了更好的方法，即将芯片按功能拆解为多个较小的裸片（即芯粒）。采用较小裸片能提高良率，即便算上Die-to-Die接口所需的额外硅面积和先进封装成本，整体成本依然能够降低。这种Multi-Die设计方法还可针对每个芯片优化工艺节点，从而进一步节省成本。
经过精心规划，产品经理和架构师可从一系列可复用芯粒中选择合适的裸片，将其集成到先进封装中。例如，低端系统可能只有一个AI加速器芯粒，高性能产品则可能包含多个AI加速器芯粒以提升性能。不同产品可采用同一套基本芯粒，通过不同的组合或拓扑，优化处理能力、热管理和成本。此外，通过复用裸片并设计新封装来制造新产品，相比传统的单片芯片制造方法，能更快地实现，且总拥有成本更低。
在FPGA等应用领域，2.5D集成已实现量产超十年。2.5D集成面临的挑战之一是，用于多裸片互连的硅中介层尺寸受限（近期为3-5个掩膜版大小），导致单个封装内可集成的芯片数量受限。采用更大尺寸的硅中介层会带来脆性和翘曲等可靠性问题，影响凸点连接的可靠性。为解决这些尺寸和可靠性问题，拓展2.5D集成的应用范围，行业正在研发带或不带硅桥的新型重布线层（RDL）中介层。与仅使用RDL中介层相比，添加硅桥能够实现更高密度的信号布线。
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3D Multi-Die设计的驱动因素
2.5D集成推动了Multi-Die产品发展，但随着带宽、处理能力和低延迟需求的加速增长，2.5D互连渐成瓶颈，串行2.5D Die-to-Die链路能力已难以满足要求。改进方案之一是采用3D裸片堆叠。3D封装有望大幅提高互连密度，降低延迟和互连功耗，在部分拓扑中，甚至近乎能实现线到线连接。根据UCIe规范，UCIe Advanced（或UCI-A）互连的目标带宽为188-1350 GBps/mm2，而UCIe-3D的目标为4TBps/mm2（假设凸点间距为9um），如表1所示。同时，功效目标从0.25 pJ/b提升到<0.05 pJ/b。对于计算裸片在上、缓存裸片在下这样的系统，3D封装的低延迟优势尤为关键。
表1：通用芯粒互联产业联盟针对2.5D和3D封装的KPI目标
3D封装的IP考量
3D封装提升了可扩展性与性能，同时也带来了新的挑战。为应对这些挑战，需要新的方法和工具来进行架构定义与规划、可行性评估、原型设计以及先进封装设计。开发者需要考虑新的多物理场因素，例如不同裸片上元件之间的串扰，以及多裸片热管理（裸片发热可能导致附近裸片温度升高）。
在3D封装中，IO不再需要置于芯片边缘。此外，借助混合键合技术，通过微小的铜对铜连接（<10um）来连接封装内裸片，裸片之间的垂直Die-to-Die连接更加紧密。新思科技针对Multi-Die设计和3D封装提供了专门优化的3DIO IP，其在功耗、性能和面积上达到最佳平衡，满足3D封装的需求。该IP解决方案包括与新思科技标准单元库兼容且利于综合的Tx/Rx单元、能降低误码率并简化时序收敛的源同步3DIO，以及具有时钟转发功能且内置冗余的64位硬化PHY解决方案。欲了解更多信息，请阅读文章适用于Multi-Die集成的新思科技3DIO解决方案（2.5D/3D）。
接口IP 3D集成
接口IP与片外IO PHY的集成，并非简单地通过3D工具处理现有的2D实现方案。IP提供商必须谨慎考量，提供适合特定3D IC拓扑的IP。这就要求IP提供商与开发者建立比以往更紧密的合作关系。
常见的3D拓扑是晶圆堆栈芯片（CoW）。该拓扑将经过测试的裸片堆叠在经过测试的晶圆上，然后切割成单个已知良好的芯片堆叠，再进行组装、测试，形成最终产品。裸片与晶圆键合可采用金属对金属混合键合技术或焊料凸点连接。与标准面朝下倒装芯片组装相比，该拓扑中的底部裸片需要翻转，使金属面朝上，直接面对顶部标准方向裸片的金属面，如图3所示。这种连接方式能实现两个裸片之间最高密度、最低电阻的连接，但仅适用于两个裸片的堆叠。面对背拓扑使裸片保持标准倒装芯片面朝下方向，可堆叠2个以上的裸片，适用于HBM内存等应用。
图3：面对背与面对面
在面对面拓扑中，典型的堆叠方式是顶部采用先进计算节点的裸片，而下方采用较成熟、低成本工艺节点的裸片，其中包含模拟和I/O功能，因为这些功能迁移到最新节点获益不大。
例如底部裸片接口IP包括：2.5D UCIe接口，用于连接到同一封装内的其他3D堆叠或2D裸片；以及PCIe 6.0/7.0或224G以太网接口，用于通过封装连接到外部。在这些情况下，必须调整PHY IP的方向，让凸点信号借助硅通孔（TSV）穿过硅体，连接到金属层，并路由至扩散层硅器件。 I/O可能还需要考虑添加TSV及布线，以将信号和电源连接到顶部裸片。在这种情况下，底部裸片（PHY IP）的尺寸可以增大以容纳这些额外信号，开发者还需要额外分析多物理场对TSV信号和嵌入式电感的影响。
结语
Multi-Die设计的应用日益广泛，AMD、英特尔、英伟达等公司的产品以及众多行业分析师的报告都证实了这一点。新思科技预测，未来12个月内3D封装将从研发走向量产，届时行业关注点将从单纯的Die-to-Die转向支持3D的IP。接口IP必须根据裸片拓扑进行优化，以支持所需的3D封装特性，实现可扩展性与高性能。新思科技提供完整且可扩展的Multi-Die解决方案，涵盖丰富的Die-to-Die和芯片到芯片IP，能够满足2.5D和3D封装在延迟、功耗、性能和多物理场方面的要求。新思科技正携手生态系统合作伙伴，提供出色且具差异化的解决方案，助力客户推进创新
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