オングストローム時代におけるSerDesデザインのトレンド：技術革新と課題

高性能化、低消費電力化、そして小型化への飽くなき要求を背景に、半導体業界は今、大きな変革期を迎えています。これまで数十年にわたって進歩を牽引してきたムーアの法則、デナードの法則、アムダールの法則といった従来のスケーリング則は頭打ちとなっており、業界はさらに先へ進むために革新的なソリューションの採用へと動いています。特に大きく変化しているのがSerDes（シリアライザ/デシリアライザ）デザインで、その急速な進化を支えているのが、プロセス技術、電源供給、および3D統合に向けた技術革新です。

こうした動きの最先端にあるのがPCIe 6.x、PCIe 7.0、224G PHYなどの広帯域幅SerDes IPです。これらはAIおよびHPC向けチップで必要とされるスケーラビリティと性能を備え、膨大なデータを扱うハイパースケール・データセンターの要求に応えます。これらのSerDes技術は、次世代データセンター・ネットワークにおけるUALink 200や1.6T Ultra Ethernetのスケールアップおよびスケールアウト・リンクの基盤となっています。

これらのトレンドによって半導体業界の状況が一変する中、SerDesが今後も次世代アプリケーションの要求を最適な形で満たし続けるには、アーキテクチャの大幅な刷新が必要です。FinFETからGAAトランジスタへの移行、裏面電源供給の採用、そして3D実装への移行により、設計のパラダイム・シフトが起こっています。これらの技術革新は従来のスケーリング則の限界に対処するだけでなく、SerDesのデータ・レート向上、電力効率の改善、そしてシグナル・インテグリティの強化も可能にします。しかしこうした進歩には課題もつきものであり、慎重なトレードオフと協調最適化によって、デジタル、ミックスドシグナル、アナログ回路全体でバランスの取れた性能を達成する必要があります。

これまで数十年にわたり、半導体業界は主に3つのスケーリング則に牽引されて進歩してきました。

1.    ムーアの法則：チップに集積されるトランジスタの数は2年ごとに倍増し、演算性能は指数関数的に向上すると予測。

2.    デナードの法則：トランジスタが微細化しても電力密度は一定のまま保たれるため、性能が向上しても消費電力は増加しないと主張。

3.    アムダールの法則：並列コンピューティングの限界を指摘し、演算、メモリー、I/Oのバランスのとれたシステム性能の必要性を強調。

ところが、プロセス・ノードがオングストローム世代（2 nm以降など）まで微細化した現在、これらの法則は大きな課題に直面しています。短チャネル効果、リーク電流、電力密度の問題により、期待される性能と電力効率を達成することがますます困難になっているためです。この結果、特にAIやHPCなど様々な先端アプリケーションで高速データ転送の要となっているSerDesに関し、新しいアーキテクチャや設計メソドロジへの移行が急がれています。

AI時代のSerDesアーキテクチャの進化に大きな影響を与えている主要トレンドとして、FinFETからGAAへの移行、裏面電源供給、3D-ICが挙げられます。

FinFETからGAA（Gate-All-Around）FETへの移行は、トランジスタ設計における大きなマイルストーンです。FinFETはトランジスタ・チャネルを3方向からゲートで囲むことにより静電制御を改善していましたが、GAA FETはこれをさらに進め、チャネルを完全にゲートで囲みます。

このアーキテクチャには、いくつかの利点があります。

• 静電制御の改善：GAA FETはチャネルの静電制御に優れており、短チャネル効果やリーク電流を抑えることができます。
  
  
• 駆動電流の増加：ゲートとチャネルの接触面積が増えることで駆動電流が増加し、性能が向上します。
  
  
• 調整可能なゲート幅：アプリケーションに応じてゲート幅を最適化することで、消費電力と性能のバランスをとることができます。

シノプシスは先ごろ、TSMCのN2 GAAプロセスでのシリコン実証に成功したことを発表しました。

GAA FETによって、SerDesのデジタル回路のPPA指標が大きく改善します。低消費電力アプリケーションではゲート幅を短くして消費電力を最小化し、高性能システムではゲート幅を長くして性能を最大化できます。これらの利点は、最新世代のSerDes IPで必要とされる高いデータ・レートと低レイテンシを達成する上で非常に重要です。

このように、デジタル回路には利点をもたらすGAA FETですが、SerDesにおけるI/Oデバイスのようなミックスドシグナルおよびアナログ回路では課題が生じます。

• 電圧要件：多くのI/Oデバイスは1.2Vや1.5Vなどの高電圧で動作するため、ゲート長を長く、ゲート絶縁膜を厚くする必要がありますが、このことは信頼性の問題と性能の低下を引き起こします。
  
  
• プロセスの複雑さ：必要なゲート寸法を達成するためにはウェット・エッチングとドライ・エッチングが必要ですが、これによって生じるナノ・レベルの変形によってデバイスの信頼性に影響することがあります。
  
  
• 薄膜効果：チャネルとゲート酸化膜が薄くなると、特に高電圧アプリケーションでは薄膜効果によって性能が妨げられることがあります。

これらの課題を解決し、SerDesアーキテクチャ全体でバランスのとれた性能を達成するには、慎重な設計トレードオフとプロセス最適化が必要です。

従来の表面電源供給（FSPDN）は、電源リソースと信号リソースがチップの同じ側に配置されていました。このアプローチは、トランジスタの密度が増大するにつれて、限界を迎えています。

• IRドロップ：電源供給パスの抵抗が大きくなると、電圧降下によって効率が低下します。
  
  
• 結合効果：電源ビアと信号ビアが接近すると、クロストークや干渉が発生し、シグナル・インテグリティが低下します。
  
  
• スケーラビリティ：トランジスタの密度が増大すると、電源と信号の配線に利用できるスペースがさらに逼迫します。

裏面電源供給ネットワーク（BSPDN）は、電源レールをチップの裏面に配置することで電源ネットワークと信号ネットワークを分離し、これらの課題に対処します。

• IRドロップの低減：裏面に専用の電源レールを配置することで抵抗が減り、電源供給の効率が高まります。
  
  
• 電力密度の増大：表面のスペースにゆとりができるため、電力密度を高めることができ、トランジスタ数を増やして性能を高めることができます。
  
  
• シグナル・インテグリティの改善：電源ネットワークと信号ネットワークを分離することでクロストークと干渉が最小に抑えられ、信号品質が向上します。

高速SerDes IPでは、必要なデータ・レートを達成するために電力効率とシグナル・インテグリティが非常に重視されるため、これらの利点は特に大きな意味を持ちます。

帯域幅の拡大とレイテンシ削減への要求が高まる中、3D積層が重要なソリューションとして注目されています。ダイを横並びにするのではなく、垂直方向に積み重ねる3D積層は、2D実装の限界を突破します。

• インターコネクト長の削減：積層した各ダイを短いインターコネクトで接続できるため、レイテンシと消費電力が削減されます。
  
  
• 小型化：垂直方向に積層することでデザインの小型化が実現し、スペースに制約のあるアプリケーションに理想的です。
  
  
• 異種統合：演算、メモリー、I/Oなど種類の異なるダイを1つのパッケージに集積できるため、機能と性能が向上します。
  
  
• 再利用性：I/Oチップレットは別のデザインで再利用できるため、開発コストを抑えられます。

• 放熱：積層したダイの間にはヒートシンクがないため、放熱がうまくいかず、オーバーヒートの可能性があります。
  
  
• 結合効果：TSVによって結合効果や干渉が生じ、性能が低下することがあります。
  
  
• 信頼性：反りや割れなどの機械的な問題によって、積層したダイの品質に問題が生じることがあります。
   

SerDesでは、3D積層はデジタル回路とアナログ回路の両方に影響します。

• デジタル回路：インターコネクトが短くなるため、レイテンシと消費電力が削減されます。
  
  
• アナログ回路：結合効果と放熱の問題があるため、シグナル・インテグリティを維持するには慎重な設計と最適化が必要です。
   

これらの利点を達成し、SerDes IPが次世代アプリケーションの要求に応えられるようにするには、先進の設計メソドロジと協調最適化が必要です。

オングストローム世代のノード、BSPDN、3D積層などの複雑さに対処する上で不可欠なのが、DTCO（Design Technology Co-Optimization）です。DTCOとは、デザインとプロセス技術を同時に最適化することにより、PPAの指標を最大限に高めようというものです。

1.    熱と電力の協調最適化

• フロアプランを評価してホットスポットを最小化し、TSVを分散させることで熱管理を改善します。
• 個々のユース・ケースに合わせて消費電力と性能の最適なトレードオフを選択します。

2.    早期段階でのファウンドリとの協業

• プロセス開発の初期段階からファウンドリと共同でIPデザインのバリデーションを実施します。
• 静的および動的エージングなどの信頼性チェックを実施し、長期的な性能を維持します。

3.    反復フィードバック

• ファウンドリのモデルや初期シリコン結果からのフィードバックに基づいてデザインを継続的に改善していきます。

DTCOによってSerDes設計に全体的なアプローチで取り組むことにより、先端プロセス技術特有の課題に対処しながら、性能、消費電力、および信頼性の目標を達成できます。

SerDesデザインの進化は、オングストローム・スケールの技術革新、裏面電源供給、3D積層という3つの大きなトレンドによって支えられています。これらの進化によって、性能の向上、消費電力の削減、フォーム・ファクターの小型化などの重要な利点がもたらされる一方、プロセスの複雑さ、熱管理、信頼性の問題などの新しい課題も生まれており、それに対する革新的なソリューションと高度な設計メソドロジが必要とされています。

シノプシスは、PCIe 6.0、PCIe 7.0、UALink、224G EthernetなどのSerDes IP、およびUCIe、HBM、CXLなどの主要なHPC IPをはじめ、市場投入までの期間短縮と統合リスクの最小化を目的として設計されたクラス最高の幅広いIPポートフォリオを提供することにより、この変革をリードしています。さらに、シノプシスはDTCOなどの高度なメソドロジに加え、2.5Dおよび3D異種統合に対応した3DIC Compiler、および3DSO.aiによるAI駆動型の最適化などのツールも提供しています。今後、本格的なオングストローム世代を迎える中、シノプシスの実証済みIPおよび業界をリードするマルチダイ・ソリューションは、次世代のAIおよびHPCデザインで求められる性能を現実のものにします。