マルチダイ・デザイン・スタート・ガイド

半導体設計プロジェクトに携わっているエンジニアの方なら、2.5Dおよび3D実装技術を使用したマルチダイ・デザインには消費電力/性能/面積（PPA）の改善、機能拡張性の高さ、製品の市場投入までの期間（TTM）短縮などの利点があることを多くの記事でお読みになっているはずです。事実、こうした利点を主な理由としてマルチダイ・アプローチの採用が世界的に広がっています。しかし実際にマルチダイ・デザインへ移行しようとすると、設計プロセスの多くの工程に影響が及ぶため、プロジェクトを1回で成功させるには最適化されたIP、ツール、メソドロジが必要です。そこで、マルチダイ・デザインの一発完動を達成していただくための実践的なガイドとしてこのホワイトペーパーをまとめました。

本稿ではまず、マルチダイ・デザインの利点と、このアプローチへの採用へと舵を切る動機となっているいくつかの要因に簡単に触れた後、新規プロジェクトにおいて最初に取り組むべき事項についてのガイドラインを示します。

複数の独立したダイを1つのパッケージに封止した半導体デバイスを、マルチダイ・デザインと呼びます。このアプローチは、複数のデバイスを実装したプリント基板（PCB）やマルチチップ・モジュール（MCM）が自然な形で進化したものです。マルチダイ・デザインの概念自体は新しくありませんが、その急速な採用を後押ししているのが、高性能コンピューティング（HPC）やAIなどの先端アプリケーションからの要求、そして半導体業界における2つの主要トレンドです。

1つのトレンドは、これまで1枚のPCB上に実装されていた複数のチップを1つのパッケージに統合するというもので、これを「アグリゲーション（集約）」と呼びます。マルチダイ・デザインは、既存のダイを組み合わせることで新製品（特に複数の用途に向けた派生品）を短期間で組み立てることができるため、柔軟なソリューション・ポートフォリオが実現します。また、実証済みのダイを可能な限り再利用することで、プロジェクトのリスクを減らしながら製品の市場投入までの期間を短縮できます。さらに、PCB上でのチップ間接続よりもパッケージ内のダイ間接続の方がスループットが向上します。集約によって単位面積あたりの機能コンポーネント数が増えると同時に、PCB信号が最小に抑えられるためシステム全体の消費電力も削減されます。しかし、集約には電力密度の上昇が伴うため、高度な熱管理が必要です。よくある例は、プロセッサ・ダイの上にメモリー・モジュールを積層するというもので、これによってメモリーの容量と帯域幅を増やしながら、システム全体の消費電力を削減できます。ダイを3D積層すると、単位面積あたりの機能を大幅に高めることができ、広帯域幅で低レイテンシのダイ間接続が可能です。

マルチダイ・デザインの採用を後押ししているもう1つのトレンドは、大規模なモノリシックSoC（システム・オン・チップ）を「チップレット」と呼ばれる複数の小規模なダイに分割するというもので、アグリゲーションとは反対の「ディスアグリゲーション」と呼ばれます。レチクルの限界に近付いている大規模なモノリシック・ダイよりも、小型のダイに分割した方が歩留まりが高く、経済性が向上します。また、マルチダイ・デザインではプロセス・ノードの異なるダイやベンダの異なるダイ、あるいはガリウムヒ素（GaAs）のようにまったく異なる技術を使用したダイを1つのパッケージに統合できます。チップのデジタル回路は最先端のノードを使用して微細化しながら、アナログ回路は従来のノードをそのまま使用することで、再設計を避けつつ高い性能を維持し、リスクを抑えることができます。ディスアグリゲーションの恩恵が得られるSoCの例としては、高性能コンピューティング（HPC）で使用されるデータセンター向けCPUやGPU、IoT（Internet of Things）デバイス（モバイル機器用プロセッサ）、AIアクセラレータなどがあります。

図1に、現在利用可能なマルチダイ・デザインの例をいくつか示します。ファウンドリは現在、標準バンプを使用した従来の2Dパッケージングと、2.5/3Dオプション向けにマイクロバンプおよびハイブリッド・バンプを使用した先進パッケージングの2種類のソリューションを提供しています。3D積層、シリコン貫通ビア（TSV）、インターポーザ、ハイブリッド・バンプなどの先端技術を使用すれば、2Dデザインの100万倍もの高密度化が可能です。

モノリシック・デザインに比べ、マルチダイ・デザインではモデリング、フロアプランニング、検証、デバッグが非常に複雑になってきます。したがって、設計チームは設計プロセスの最初期段階に機能要件を定義することを計画しなくてはなりません。2Dから2.5/3Dの分割へ移行するにはいくつかの選択肢があるため、早期段階でのフィージビリティ・スタディが必要です。PPAの要件を満たし、熱問題を防ぎ、ダイのテストを容易化し、パッケージの組み立ておよびテストを成功させ、パッケージ歩留まりの見積もり効率を改善できるような最適な分割方法を決定するには、早期でのアーキテクチャ検討が非常に重要です。選択したプラットフォームをサインオフした時点から、チームはダイ積層、バンプ・プランニング、TSVプランニング、インターポーザ設計を開始できます。

これらの作業の多くは、個々のダイの設計と並行して実施できます。個々のダイ設計では、従来の2Dのメソドロジに従って、RTLの設計と検証、ソフトウェア開発、IP統合、ハードウェア・ソフトウェア協調検証、インプリメンテーション、信号解析、電力見積もりなどを実施します。しかし、新規に設計した個別のダイは、マルチダイ検証とシステム全体の解析を実施しなければ完成したとは言えず、安全にサインオフすることもできません。ここで新たに必要とされるツール機能には、ダイ統合、マルチダイ熱解析、ダイ間配線、シグナル／パワー・インテグリティ解析、電力計算、マルチダイ・エレクトロマイグレーション/IRドロップ解析、マルチダイ・テスト・メソドロジなどがあります。

マルチダイ・デザインの成功には、エコシステム・パートナー選びも重要です。まず必要なのが、2.5Dおよび3Dの実証済みの先端パッケージング・オプションおよびテスト・ビークルを保有している、信頼できるシリコン・ファウンドリです。マルチダイ・デザインはほとんどのプロジェクトにとって新しい領域であるため、パートナーを正しく選ぶことが肝要です。最初に、2.5Dおよび3D積層技術オプションを使用した実証済みのテスト・チップを保有しているシリコン・ファウンドリを選びます。OSAT（Outsourced Semiconductor Assembly and Test）に関しては、対応しているパッケージ・タイプ、コスト、確立されたマルチダイ・テスト手法、生産能力、チームの能力をすべて考慮してパートナーを選ぶ必要があります。場合によっては、広帯域メモリー（HBM）の効果的な設計ストラテジの立案や、メモリー・チップレットの設計支援のためにメモリー・サプライヤとの提携が必要になることもあります。IPベンダに関しては、シリコン実証済みIPに加え、堅牢なテスト手法を提供していること、そして設計と検証に関する資料が充実しており統合が容易であることも求められます。EDA（電子設計自動化）パートナーに関しては、エンドtoエンドで実績のある認証済みリファレンス・フローを提供しており、顧客導入実績も豊富であることを条件とします。また、アプリケーション・エンジニアリング、デザイン・サービス・オプション、R&Dサポートも必要に応じてクラス最高のものが提供されている必要があります。大手EDAベンダからは、Universal Chiplet Interconnect Express（UCIe）やHBMのほか、3次元実装に対応した各種インターフェイスIPを含め、シリコン実証済みIPが提供されています。

マルチダイ・デザインで最も基本的なことは、アーキテクチャの早期段階でいかにデザインを最適な形で分割するかの判断です。理想的な分割方法はアプリケーションによって異なりますが、最も一般的なのは、機能に基づいて分割するというストラテジです。例えば、プロセッサ・コア、I/O機能、メモリー、AIエンジンなどを個別のダイに分けることが考えられます。開発プロセスの早期段階でさまざまな分割を試し、PPAの目標達成に最適なものを選択することが重要です。異なるアプリケーションに向けて複数の派生品を製造する場合などは、複数の分割方法を選択することもあります。マルチダイ・デザインの利点の1つは、モノリシックSoCのような長い製造期間を必要とせず、短期間で新規デザインを新しいパッケージ内に組み立てられることです。また、一般的にアーキテクトはファウンドリの生産能力を考慮しながら、PPAの要件に基づいて各チップレットに使用するプロセス・ノードを選択する必要があります。そして、選択したプロセス・ノードが全体的なシステム・デザインと互換性があり、性能目標を効果的に達成できるかどうかを考慮することも重要です。

アーキテクチャ設計段階では、分割とパッケージング以外にもいくつかの重要な判断が求められます。メモリー階層とコヒーレンシ方式は、この早期段階に選択しておきます。既製品のチップレットが提供されるようになったのはごく最近のことで、今後はこれらを選択することも重要な作業となります。アーキテクトはシリコン・インターポーザと有機インターポーザのどちらを使用するかを選択し、テスト要件が満たされるようにする必要があります。つまり、シリコン・ライフサイクルマネージメント（SLM）技術を利用した運用フェーズでの監視を含め、組み立て中から組み立て後までデザインをテストできるようにする必要があります。そして最終的に、消費電力、冷却、IRドロップ、エレクトロ・マイグレーション、機械的応力に関するシステム・レベルでの要件に適合したデザインとすることが必要です。図2に、マルチダイ・ソリューションがサポートすべきパッケージング・オプションの範囲を示します。

アーキテクチャ初期段階では、複数の分割構成を短時間で容易に検討できるソリューションを選ぶ必要があります。アーキテクチャ分割における重要な評価項目には、性能要件、電力制約、占有面積、そしてシステム全体のスケーラビリティなどがあります。これらの各項目はデザインの機能に直接影響するため、解析、シミュレーション、ベンチマーク評価、フィージビリティ・スタディによって評価し、選択した分割方法がプロジェクトの目標と技術要件に適合していることを確認する必要があります。

まず、アーキテクトとパッケージ設計者が共同で簡単なダイ寸法とパッケージ・パラメータを使用してフィージビリティ・スタディを実施します。その後、分割とパッケージングに関して重要な判断を下すたびに評価の精度を上げていきます。プラットフォームにはIPモデルの既存テンプレートが含まれている必要があり、ダイ・レベルのIPが利用可能になった時点でダイ・モデルを追加していきます。また、各パーティションのバーチャル・プロトタイプを作成できる機能もソリューションには求められます。これにより、エミュレーション・システムやFPGAプロトタイピング・ソリューションを使用して実チップ完成前にソフトウェア開発を始めることができます。ソフトウェア開発は最終製品リリースのボトルネックとなることが多いため、ラボで実チップが利用可能になるよりも大幅に前の段階からソフトウェア開発を始めることで、製品の市場投入までの期間を短縮できます。

マルチダイ・デザインの検証には、モノリシックSoCの検証よりも多くの機能が求められます。マルチダイ・デザインの場合も、IPレベル、サブシステム・レベル、およびダイ・レベルを網羅した検証ストラテジが必要ですが、必ずしも従来のモノリシック・デザインと同じツールやメソドロジを使用できるとは限りません。検証の対象をマルチダイ・デザイン全体に拡大し、ダイ間接続やダイをまたぐ機能を検証する必要があります。マルチダイ検証では、アーキテクチャの前提条件の妥当性確認、ダイ間接続およびインターフェイスの検証が重要です。

また、モニタリング、統合、テスト、リペア、およびインターフェイスIP統合も非常に重要です。AI、ネットワーキング、I/O、メモリーなどのワークロードに基づいた検証など、これらの作業はアーキテクチャ段階の一部として実行できます。すべてのシステム・テストは、完全なマルチダイ・デザインを使用して妥当性を確認する必要があります。システム全体の検証に必要な容量に対応し、十分な実行速度でハードウェアとソフトウェアを組み合わせて検証するには、エミュレーションおよびバーチャル・プロトタイピングへのエクスポート機能も重要です。

検証ソリューションに関しては、以下のものを提供できるEDA/IPベンダをパートナーに選ぶ必要があります。

• 関連する検証用IP
• 検証用IPを含むマルチダイ・プラットフォーム
• ワークロードに基づくテスト
• システム・アーキテクチャ・テスト
• インターフェイスIPプロトコルに基づくテスト：リセット、ブート、デバッグ、電源管理、セキュリティ/信頼性/保守性（RAS）など

各ダイのインプリメンテーションは従来のSoCデザインと同じプロセスに従いますが、完全なマルチダイ・デザインに対してもデザイン・インプリメンテーション・フェーズを適用する必要があります。これには、早期段階でのアーキテクチャ検討の結果に基づいたダイ間配線およびパッケージ設計も含まれます。設計プロセスでは、タイミング、電源、クロック信号、および熱特性を同時に評価する必要があります。これを実現するには、設計環境でこれらの解析を同時実行できる最適化されたツールとメソドロジを使用する必要があります。

設計の各段階でPPAおよび熱特性を継続的に解析し、最終製品の要件への適合を確認できることも必要です。アーキテクチャ検討からサインオフまでを統合したプラットフォームは、階層型の配置配線、ダイ間インターフェイス（HBM、UCIeなど）、自動配線およびシールディング、手動および自動の再配線層（RDL）、パワー・グラウンド（PG）メッシュ配線、および金属-絶縁体-金属（MIM）キャパシタの挿入とPG整合をサポートしたものを選ぶ必要があります。

マルチダイ・デザインの最終段階であるサインオフでは、完全なパッケージ・レベルで幅広い解析を実行します。これには、表1に示す手順が含まれます。マルチダイ・デザインにおけるタイミング、電力、および物理サインオフ要件への対処方法について、詳細はホワイトペーパー「Achieving Successful Timing, Power, and Physical Signoff for Multi-Die Designs（マルチダイ・デザインでタイミング、パワー、およびフィジカル・サインオフを成功させる方法）」で説明しています。

マルチダイ・デザインへの移行は、開発フローで使用する多くのEDAツールに影響します。前のセクションでは、必要な機能をいくつか箇条書きで示しました。ここで重要なのは、図3に示すように、なるべく単一ベンダの単一プラットフォームを使用して、マルチダイ・デザインのダイ/パッケージ協調設計および協調最適化環境を全体的な視点から捉えることです。このようなプラットフォームには、以下のソリューションが含まれている必要があります。

• フィージビリティ・スタディおよびプロトタイピングのための早期アーキテクチャ検討
• RTLおよびダイのインプリメンテーション
• マルチダイ検証
• インターポーザ、ダイ積層、バンプ・プランニング、TSVプランニング、3Dチェック
• タイミングおよびパワー・サインオフ
• システム・レベル解析を使用した物理検証
• バーチャル・プロトタイピング
• 製造テスト
• 運用フェーズでのSLMモニタリング

マルチダイ・デザインを成功させるには、EDAツール以外にもさまざまな支援体制が充実したパートナーを選ぶ必要があります。高速かつ高信頼性のダイ間接続を実装するには、テスト・チップで実証済みの広帯域UCIe IPが必要です。マルチダイ・デザインに使用するメモリーの帯域幅と消費電力の要件を満たすには、高品質なHBM IPが必要です。製造テスト容易化、歩留まり改善、フィールドでのテスト/最適化および経年劣化監視、予防保全のためには、IEEE 1838（ダイ内部レーンのテストのためのテスト・アクセス・インフラストラクチャに関する規格）をサポートしたSLM IPが必要です。インターポーザやOSATを選択するには、パッケージング専門家の助言と支援が必要です。また、プロジェクトの成功にはサービス・チームやR&Dチームの支援を受けたアプリケーション・エンジニアによるトレーニングやサポートが必要です。

マルチダイ・デザインを成功させるには、EDAツール以外にもさまざまな支援体制が充実したパートナーを選ぶ必要があります。高速かつ高信頼性のダイ間接続を実装するには、テスト・チップで実証済みの広帯域UCIe IPが必要です。マルチダイ・デザインに使用するメモリーの帯域幅と消費電力の要件を満たすには、高品質なHBM IPが必要です。製造テスト容易化、歩留まり改善、フィールドでのテスト/最適化および経年劣化監視、予防保全のためには、IEEE 1838（ダイ内部レーンのテストのためのテスト・アクセス・インフラストラクチャに関する規格）をサポートしたSLM IPが必要です。インターポーザやOSATを選択するには、パッケージング専門家の助言と支援が必要です。また、プロジェクトの成功にはサービス・チームやR&Dチームの支援を受けたアプリケーション・エンジニアによるトレーニングやサポートが必要です。

マルチダイ・デザインの採用を検討または計画しているプロジェクト・チームは、利点と課題を明確に理解し、本稿に示したガイドラインに従ってパートナーを選ぶ必要があります。最高の結果を最短距離で手にしたいなら、ぜひシノプシスにご相談ください。