チップレット・デザインの検討事項―アイデアから製品化まで

最新のAIベースのシステムは演算とI/Oに対する要求が厳しく、もはやプロセス・ノードの微細化だけでは対応できません。ダイの大型化はレチクルの限界に近付いており、歩留まりの低下とコストの上昇を招いています。また、アナログ回路やI/O機能は最先端プロセス・ノードの恩恵を受けにくく、新しいノードに移行しても同じ機能をより高価なウェーハに移し替えるだけでメリットがほとんどないことも問題となっています。さらに、技術革新のペースも加速しており、これまで3～4年が一般的だったSoCの世代サイクルが今や1～2年にまで短縮されています。

そこで、SoCの機能を「チップレット」と呼ばれる複数の小さなホモジニアス（同種）またはヘテロジニアス（異種）ダイに分割し、これらのチップレットを1つのシステム・イン・パッケージ（SiP）に統合する手法が広がりつつあります。これなら、1個のSoCではレチクル・サイズの限界を超えるような規模のシリコンをSiP全体として実現し、高まり続ける演算性能とI/O帯域幅への要求に応えることができます。IDtechExによると、チップレット市場は2035年に4,110億ドル規模に達すると予測されています。SiPには従来のパッケージ基板が使われることもありますが、配線密度の向上に有利な中間インターポーザを使用し、1個の標準パッケージまたは先進パッケージ内で機能と集積度を高めることもできます。図1に、高性能コンピューティング（HPC）分野のアプリケーションでチップレットをダイ間インターフェイスのUCIeによって相互接続した例をいくつか示します。

チップレット市場は、設計者が既製品のチップレットを自由に組み合わせて短期間でシステムを構築できるようにすることを目指しています。そうなれば、一般的な演算およびI/O機能は既成品のチップレットで実装し、設計チームは製品の差別化に専念できるようになります。ただし、現時点でこのアプローチが成功しているのは、JEDEC標準のHBMモジュールに限られます。その他の分野では、標準や機能が統一化されておらず、このような成果は上がっていません。UCIe標準の改良や、Arm CSA仕様、自動車業界の各種コンソーシアムなど一定の進展は見られるものの、業界が目指している市場を実現するにはまだ不十分です。本稿では、チップレットの設計と統合に関して設計者が直面するいくつかの重要な課題と、その解決策について詳しくご説明します。

設計チームが最初に検討しなければならないのは、どの機能ブロックやファンクションをデザインに含めるのか、そしてこれらのファンクションをどのように複数のチップレットに分割するのかという問題です。また、ブロックごとに最も効率的な半導体プロセス・ノードを選択することも必要です。大まかな構成としては、演算ダイ、I/Oダイ、メモリー機能をそれぞれ異なるチップレットに実装するのが一般的です。次に、選択したプロセス・ノードとチップレット分割に基づいて、レイテンシ/帯域幅/消費電力のトレードオフを決定します。

AIアクセラレータの演算ダイは、最新のプロセス・ノードを使用して性能と消費電力を最適化するのが理想的であっても、キャッシュ・メモリーを同じプロセス・ノードで実装するのは得策ではありません。最新のノードを使用してもSRAMはロジックほどには微細化できないため、同じダイに実装するのではなく、より低コストのノードで実装する方が効率的です。しかし、演算ダイとキャッシュを2.5Dのダイ間インターフェイスで接続したのでは、レイテンシの要件を満たすことができません。そこで考えられるのが、最先端ノードを使用した演算ダイと、1～2世代前のノードを使用したSRAMおよびI/Oダイを3D実装する方法です。その一例が、演算ダイとSRAMメモリーを3D積層する第2世代3D V-Cacheを採用したAMD Ryzen 7000X3Dプロセッサです（Tom’s Hardware「AMD Shares New Second-Gen 3D V-Cache Chiplet Details Up to 2.5 TB/s」より）。

アナログ機能、またはPCIeやEthernetなどのI/Oインターフェイス機能については、レイテンシの許容度が高いため、別のチップレットに実装してUCIeインターフェイスでメイン・ダイに接続するのが最適です。メイン・チップレットに旧世代のプロセス・ノードを使用すると、コストを抑えられます。

UCIeはチップレットのダイ間接続として事実上の標準となっていますが、UCIeの構成を選択するには多くの点を考慮する必要があります。まず、チップレットのワークロードに基づいて必要な帯域幅を把握します。これには、メイン・バンドのデータ帯域幅だけでなく、制御および管理用のサイド・チャネルのデータ帯域幅も含めるようにします。例えばAIサーバのI/Oチップレットの場合、UCIeに必要な帯域幅は、Ethernet、UALink、PCIeなど、どのインターフェイスIPを使用するかによって決まります。設計者は、各レーンのデータ・レートを選択し、有機基板による長距離接続（UCIe Standard）を使用するのか、あるいはビーチ・フロントとバンプ・ピッチを最小にした高度なパッケージ（UCIe Advanced）を使用するのかなど、いくつかの事項を決定する必要があります。また、データ・レート（16G～64G）とダイのビーチ・フロントという制約の範囲内で実装可能なレーン数のトレードオフも検討する必要があります。利用可能なビーチ・フロントは、インターフェイスIPのPHYレイアウトによって変わることがあります。チップレットのターゲット・フォーム・ファクターやアスペクト比によって、PHYをダイの1辺に横1列で配置することもあれば、PHYを縦方向に2段に重ね、PHY領域の奥行きを犠牲にしてビーチ・フロントを半分にすることもあります。ほとんどのUCIeアプリケーションはストリーミング・インターフェイスを使用するため、UCIeストリーミングからインターフェイスIPへ接続するブリッジも決定する必要があります。ここで選択肢となるのは、AXIやArm CXS、またはPXSなどの次世代規格です。これ以外にも、帯域幅を無駄にせずデータを利用可能なリソースにパッケージする方法、クロック・ドメインをまたぐ機能の実行方法、そしてUCIeからインターフェイスIPへポイント・ツー・ポイントで直接データを転送するのか、あるいは途中でネットワーク・オン・チップ（NoC）を経由してチップレット内接続の柔軟性を高めるのか、などの点も検討する必要もあります。

今、パッケージング技術への注目はかつてないほど高まっています。そしてパッケージング技術の進歩は大きなチャンスであると同時に、個別のチップレットやマルチダイ・デザインを構成する複数のチップレットを設計する際の課題も生み出しています。

まず、マルチダイ・デザインにおけるチップレット同士のインターコネクトについて決定する必要があります。有機基板は、インターポーザ（シリコン・ブリッジを使用したものを含む）を使用した2.5次元アーキテクチャよりも低コストで、設計期間を短縮できます。しかし、より高度な用途においてインターコネクトの密度や電源/グランドおよび信号パスの要件を満たすには、中間インターポーザが必要になることがほとんどです。インターポーザを使用することが決まったら、成熟したシリコン・インターポーザ、比較的新しい有機基板RDLインターポーザ、またはシリコン・ブリッジを使用したRDLインターポーザなどから、必要なインターコネクト密度が得られるものを選択します。シリコン・インターポーザは技術的には既に確立されていますが、大型なものはコストも高く、脆いためサイズに限界があります。RDLインターポーザは、コストを抑えながら大型化を果たしており、より多くのシリコン・ダイで構成される大規模なシステム統合に向いています。いずれにしても、設計者にとっての新たな課題として、機械的フォーム・ファクタ、シグナル・インテグリティおよびパワー・インテグリティ解析、熱解析を個々のチップレットに対してだけでなく、マルチチップにおける相互作用も考慮して検討する必要があります。また、バンプ・プランニングとウェーハ・プローブ配置に関しても、チップレット、パッケージ、テストの要件をすり合わせる必要があるため複雑になります。同じ種類の基板やインターポーザでもバンプ・ピッチはさまざまで、一般的に基板の場合で110～150 µm、インターポーザ上で使用するマイクロバンプの場合25～55 µmです。図2に示すように、3D積層したダイを追加すると、ピッチの種類はさらに多くなります。

パッケージングに関するもう1つの課題は、テスト・プランニングです。これには、良品ダイ（KGD）を提供できるように、外部ピンから直接アクセスできないチップに対してIEEE 1838プロトコルとマルチ・チップレット・テスト・サーバを使用し、チップレットへのウェーハ・プローブ・アクセスを確保することも含まれます。

IPを統合する際には、相互接続性、妥当性確認（バリデーション）、セキュリティなど、いくつかの課題があります。

異種または同種のチップレットへのシステム分割が完了したら、次に検討が必要なのがデザインのセキュリティに関する課題です。マルチダイ・デザインでは攻撃対象領域(システムの接点や経路)が拡大するため、より広範囲の防御が求められます。まず必要なのが、各チップレットを認証するための証明（アテステーション）機能を実装することです。次に、最終アプリケーションの種類によっては、機微なデータを処理したり、場合によってはデータ暗号化サービスのために鍵をシステム間で受け渡したりするための信頼の起点（RoT）を実装しなければならないこともあります。さらに、ハードウェアやファームウェア・レベルでの外部からの改ざんを防止するには、セキュア・ブート・プロセスの検討も必要です。また、重要なインターフェイスを通過するデータの保護手段として、PCIe/CXL IDE（Integrity and Data Encryption）、DDR/LPDDR IME（Inline Memory Encryption）、Ethernet MACsec機能などの使用も検討が必要です。Arm Confidential Compute Architecture（CCA）をサポートするという選択肢もあります。

機能と性能を検証してシリコン一発完動を達成するには、開発プロセスにおいてシステム・レベルのシミュレーション、エミュレーション、およびプロトタイピングが欠かせません。シリコン、ソフトウェア、そしてシステム・コンポーネントまでを協調設計の対象に含め、最適な統合と効率を達成することにより、実チップ完成前のソフトウェア開発を可能にする必要があります。

今、パッケージング技術への注目はかつてないほど高まっています。そしてパッケージング技術の進歩は大きなチャンスであると同時に、個別のチップレットやマルチダイ・デザインを構成する複数のチップレットを設計する際の課題も生み出しています。

マルチダイ・デザインのアイデアから製品化までの過程には多くの検討事項があるため、経験の深さが問われます。シノプシスは標準規格に準拠したインターフェイスIPを業界で最も幅広く取り揃えているほか、IPサブシステム統合サービスも手がけており、そのまま統合可能なチップレット・サブシステムをご提供します。シノプシスのSystem Solution Design Servicesや、シノプシスのEDAおよびIP製品に関する高度なノウハウを持ったエコシステム・パートナーをご利用いただくことで開発を加速し、シリコン、パッケージ、ソフトウェア製品の最適化が可能になります。コンセプト、アーキテクチャ、IPの選択、フローとメソドロジ、RTL、IP統合、フィジカル・インプリメンテーション、パッケージ設計、ファブ管理などについてシノプシスにご相談いただくことも、あるいはエンドtoエンドで設計全体をシノプシスと共同で進めていただくこともできます。シノプシスの専門知識と技術サービスをご活用になると、お客様は自社のコア・コンピタンスに専念し、それ以外の部分は各領域の専門家にお任せいただけるため、製品の市場投入までの期間を確実に最短化できます。