DFTMAX 

高质量,低测试成本 

概览
DFTMAX™ 是一套全面的基于综合的测试解决方案,用于压缩和先进的可测性设计,解决了测试复杂设计所面临的成本难题。 有些设计可能存在细微的制造缺陷,只能在测试固定型故障之外,通过具有高缺陷覆盖率的测试(如实速测试和桥接测试)才能检测到。 要实现此类设计的高测试质量,需要许多额外的测试向量,这会增加测试时间及测试数据,导致测试成本的升高。

DFTMAX 通过简易的按键操作即可提供测试数据和测试时间的高度压缩,同时仅需较低的硅面积开销,从而降低了测试成本。DFTMAX 的附加功能包 DFTMAX Ultra 则专注于满足用更少的测试引脚实现更高的压缩倍率这一需求。

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主要优点
  • 降低测试成本
  • 可实现高缺陷覆盖率
  • 如常规扫描一样简便易用
  • 避免对设计时序造成任何影响
  • 利用物理设计实现面积优化
  • 保留低功耗的设计意图
  • 将测试时的功耗降至最低
  • 与 DesignWare STAR 存储器系统和 DesignWare STAR 层次化系统配合工作
关键功能
  • 大幅减少了测试时间和测试数据(典型)
  • 基于受专利保护的强大的 DFTMAX 压缩技术
  • 内置于综合和 ATPG,如常规扫描一样易于实现
  • 多核计算平台支持
  • 与 Design Compiler® 和 IC Compiler 集成,可实现面积、功耗、时序、物理和测试约束的同时优化
  • 全面的测试 DRC 分析
  • 层次化扫描综合流程支持
  • 引脚受限设计的测试优化
  • 未知逻辑值 (X) 的处理
  • 增量式综合优化期间的扫描链重新排序
  • 通过共享使用内核 I/O 附近现有的内核寄存器,实现内核包裹
  • 分析驱动的测试点插入
  • 灵活的扫描通道配置,支持多点并行测试和晶圆级老化测试
  • 多种压缩配置,支持不同的测试仪和不同的 I/O 封装
  • 边界扫描综合、1149.1/6 符合性检查和 BSDL 生成
  • 支持 TetraMAX ATPG 生成压缩测试向量

DFTMAX
图 1: DFTMAX 大幅减少了测试时间和测试数据量

DFTMAX
图 2a: DFTMAX
DFTMAX
图 2b: DFTMAX 用于引脚受限的测试

DFTMAX 大幅减少了测试时间和测试数据量
DFTMAX 通过提供强大的测试数据量压缩,降低了纳米工艺节点下的测试成本(图 1)。 DFTMAX 利用 Synopsys 专利的压缩架构,节省了测试时间,且在测试仪配置的存储器有限的情况下,使其仍可装载具有高缺陷覆盖率的测试向量。 DFTMAX 凭借业内最节省面积的解决方案,对设计时序几乎不造成任何影响,测试覆盖率与常规扫描的覆盖率同样高(图 2)。

引脚受限的测试
一些设计在顶层或每个内核中要求仅用有限数量的测试数据引脚,为了适应这些设计需求,DFTMAX 生成了一个经过优化的架构,无需额外的测试数据即可保障高质量。 当前有几个趋势均要求限制可用测试引脚数量,这些趋势包括更紧凑的形状因数、可同时测多个晶粒的多点并行测试,以及使用多个嵌入式压缩器-解压缩器 (CODEC) 的基于内核的方法学。 这些类型的技术使每个 CODEC 可用的芯片级测试引脚数量降至最小。 为了大幅减少这些有引脚限制的测试应用的测试数据量和测试应用时间,DFTMAX 生成了一个高速的低引脚数的测试仪接口,能够使测试数据自动实现串行化(图 2b)。

测试压缩综合
DFTMAX 综合流程几乎与行业内应用最广的,使用 DFT Compiler 实现的常规扫描的综合流程一样。 DFTMAX 将测试压缩直接从 RTL 综合到可测的门级电路,同时按综合设计规则和约束进行全面优化。 在面积、时序和功耗优化的同时,满足了综合过程之前设定的所有测试和压缩的要求。 DFTMAX 在门级综合时确保了对所有扫描设计规则的检查和对测试和压缩逻辑的验证,从而实现了极高的而且可预测的测试覆盖率和测试压缩结果。 在设计综合环境中的 DFT 实现(包括测试压缩),使问题可以在设计周期的较早阶段就得以发现和解决,由此避免“进度中断”的设计迭代。 DFTMAX 也使得 TetraMAX ATPG 能够无缝地生成具有最高测试质量的压缩测试向量。

与 Galaxy 设计平台集成,实现面积、功耗、时序、物理和测试约束的并行优化
利用 Synopsys 独特的综合流程(图 3),扫描压缩逻辑可在 Galaxy 设计平台内与扫描链一起同时进行综合。 拓扑扫描链排序和分区使时序和面积与使用 IC Compiler 获得的物理结果实现了极佳的一致性。 这使设计人员能够同时实现面积、功耗、时序和 DFT 收敛。 DFTMAX 写出详细的扫描链信息,随后 IC Compiler 读取该信息,执行进一步优化,从而降低面积影响并减轻总体布线拥塞(图 4)。

将 DFT 资源集成到一个复杂的多电压设计中时,如果没有针对低功耗流程的自动调整功能,这可能是一个既耗时又易出错的过程。 一旦为使用 IEEE 1801 (UPF) 的设计指定了电压域特性,DFTMAX 将在扫描链实现期间自动插入电平转换器和隔离单元。 为了减少布线拥塞和 DFT 逻辑的面积影响,DFTMAX 将电源/电压域之间的扫描链交叉和插入的电平转换器数量均降至最低。

DFTMAX
图 3: 测试压缩流程

DFTMAX
图 4: 这些屏幕截图显示了 DFTMAX 的结果,该结果没有与常规扫描相关的布线拥塞

完整的 DFT 规则检查
DFTMAX 使设计人员能够创建“利于测试”的 RTL。 它可在设计周期早期综合前的阶段识别 DFT 违规情况,避免设计迭代。 DFT 规则检查工具可验证设计是否符合扫描规则,确保扫描链可正常工作并获得最高的测试覆盖率。 使用 Design Vision 中的图形浏览器可调试这些违规。 它拥有针对以下违规情况的全面规则检查:
  • 阻止正确扫描操作的违规
  • 阻止数据捕获的违规
  • 降低故障覆盖率的违规

DFTMAX
图 5: DFTMAX 完全支持经过验证的 TetraMAX ATPG 的 ATE 连接,以实现精确有效的良率诊断解决方案

同样的 TetraMAX ATPG DRC 引擎从 RTL 运行到门级,使设计人员能够在整个设计综合过程中全程验证可测试性。

层次化扫描综合
为了处理大型设计的测试综合,需要某种程度的抽象模型,这样负责系统/芯片集成的人员才能减少设计时间。 利用从测试模型中抽取出来的 DFT 信息,与时序和布局信息一起,DFTMAX 可完成数百万门设计的快速层次化测试实现。

针对 1149.1/6 标准的边界扫描综合和符合性检查
DFTMAX 提供了一套完整的边界扫描功能,包括:
  • TAP 与 BSR 综合
  • 针对 IEEE 1149.1/6 标准的符合性检查
  • 边界扫描描述语言 (BSDL) 文件生成
  • 用于制造测试的功能和 DC 参数的测试向量生成

与 TetraMAX ATPG 透明集成,以实现考虑功耗的测试
DFTMAX 将关于扫描压缩架构和测试操作的所有信息传递到 TetraMAX ATPG。 TetraMAX ATPG 和 DFTMAX 配合工作,自动生成考虑功耗的压缩测试向量,且具有最高的测试覆盖率。

与 TetraMAX ATPG 诊断集成
DFTMAX 完全支持经过验证的 TetraMAX ATPG 的 ATE 连接用于故障诊断,并提供一个从芯片测试故障报告到缺陷定位的简易流程。 DFTMAX 连同 TetraMAX ATPG 诊断,提供了一套非常精确有效的良率诊断解决方案(图 5)。 为了快速解决良率问题,Yield Explorer 良率管理系统可自动读取和分析来自 TetraMAX ATPG 的诊断数据。