IC Compiler - 布局与布线 

功能全面的布局布线系统 

概览
IC Compiler 是领先的布局和布线系统。 它是一个单独的、具备收敛性的、芯片级物理实现工具,集扁平化及层次化设计规划、布局、时钟树综合、布线和优化、可制造性及低功耗众多功能于一体,使得在各类工艺节点下先进设计的交付均可如期实现。Synopsys 最新的布局布线工具是IC Compiler II

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优势
IC Compiler可以提供所有主流和先进的设计的各个技术节点的要求。从目前依旧还在使用的老的工艺节点(例如, 0.35 微米, 0.25微米, 180纳米,130纳米,90纳米,65纳米, 45 纳米)一直延续到最新的16/14 纳米。 IC Compiler可以和前端综合工具(Design Compiler) 共享工艺技术文件,保持前后端时序的一致性,也可以和签收工具(PrimeTime,StarRC)保持时序和电阻电容参数抽取的一致性, 来加速设计的收敛。 此外, IC Compiler还提供内部集成物理签收工具(IC Validator)功能,可以帮助设计者在早期使用流片厂提供的物理签收文件进行物理一致性的检查和修复。

  • IC Compiler 是完整的布局和布线系统,可用于成熟及新兴工艺技术节点下的设计。

  • 采用 IC Compiler 层次化设计技术可实现强大的设计规划和早期的芯片级探索/分析功能,以处理大规模复杂设计。

  • IC Compiler 能够提供更小的芯片尺寸,实现可预见的设计收敛,从而降低设计成本。

  • 采用 Zroute 数字布线器技术的 IC Compiler 结合先进的布线算法、并行的可制造性优化和多线程技术,不仅可以提高可制造性,还可以缩短周转时间。

  • IC Compiler In-Design 技术与 IC Validator 签核 DRC 和金属填充解决方案无缝集成,从而缓解设计人员在设计实现阶段做快速签核收敛所遇到的制造合规困难。

  • IC Compiler 是 Galaxy™ 实现平台的一部分,IC Compiler 与行业标准签核解决方案 – PrimeTime SI 及 StarRC有着紧密的相关性,与 Design Compiler® Graphical 间具备价值链接。

图 1: Synopsys Galaxy 设计平台
图 1: Synopsys Galaxy 设计平台

结果质量
就完整的成本矢量(时序、面积、功耗、信号完整性、可布线性和可制造性)而言,IC Compiler 数字实现系统的创新多角多模(MCMM) 和多电压技术可实现更高的结果质量 (QoR)。

  • CCD: 并行时钟和数据 (CCD) 时钟并行优化技术为先进设计和复杂时钟架构提供最佳 QOR。 CCD 技术是实现高速处理器和 SOC 芯片设计的关键。

  • ARM 内核: IC Compiler 是用于大多数高性能 ARM 内核流片的首选解决方案。 实现性能、功耗和面积 (PPA) 目标,同时还可能运用大量关键技术,如:时钟网格、CCD、物理数据通路、层次化设计规划、多电源域、基于布线的优化、MCMM、Zroute、UPF 和物理影响最小化 (MPI) ECO。

周转时间
IC Compiler 提供了通向结果的最快途径。 这一目标可通过在整个设计阶段应用同类最佳引擎、多核支持、强大的设计规划能力和完全、快速收敛,以及无与伦比的签核准确性来达成。

  • 数据流分析: 在设计规划中进行数据流分析 (DFA) 可在大型模块主导的设计中快速进行模块布局并实现最优效果。 可视化数据流允许设计人员通过模块阵列设计和方向调整,最大限度地减少路径长度,并加速设计规划,提高时序预算质量。 图 4 中显示使用数据流分析的连通性可视化示例。

  • MPI-ECO: 物理影响最小化 (MPI) 技术减少了最后阶段 ECO 导致的流片推迟。 MCMM 和多电压感知 MPI 利用 PrimeTime 签核 ECO 指导来放置 ECO 单元,最大限度地降低对现存布局的影响,尽可能多地使用现有布线分段,带来更快、更准确的 ECO 和更出色的周转时间。

  • Zroute: IC Compiler 的 Zroute 数字布线器技术使用先进布线算法和多线程功能,充分利用多核计算平台,大幅缩短设计周转时间。 现代 Zroute 架构引进顶尖布线技术,例如工具原生的软规则,以进行利于光刻的布线,避免制造性问题。 Zroute 应用并行可制造性优化技术,能兼顾制造规则、冗余过孔、时序及其他设计目标的影响,在提供最佳结果质量的同时提高了可制造性。

设计成本
IC Compiler 能让设计人员利用各种技术,以满足时序、功耗、面积、可布线性和良率目标。 不仅可以降低设计成本,还可以增加可预见性。

  • MCMM: 并行的感知 MCMM 的布局、时钟树综合、布线和优化转换可大幅降低多角多模的大规模、复杂芯片的设计周转时间 (TAT)。 时序、面积、功耗、信号完整性、可布线性和良率成本等因素驱动智能优化,在所有场景中一并测量。 IC Compiler 的 MCMM 解决方案可以消除设计流程后期经常出现的乒乓效应。

  • 20nm 及以下支持: 20nm 及以下支持: IC Compiler 通过 IC Compiler AG 包加入了对新兴工艺技术 20nm 和 16nm 的支持。

  • 双重图形和多重图形: 20nm 及以下设计的双重图形 (DPT) 或多重图形要求至少两个光罩,以使用当前光刻设备正确制造集成电路。 Synopsys TCAD 技术参与到新工艺节点的启动之中,领先一步的专业知识使 IC Compiler 快速成熟起来以供新兴和先进节点使用。 IC Compiler 可产生完全满足 DPT 要求的版图。 此外,IC Compiler 与使用 IC Validator 的 In-Design 物理验证提供了快速的多重图形收敛解决方案。

  • FinFET 支持: Synopsys 和领先晶圆厂之间提早进行的协作开发提供了另一项优势,即完全支持 FinFET。 IC Compiler 在所有物理设计阶段完全支持 FinFET。

IC Compiler 是目前最完整、全面的物理实现解决方案。 如要了解有关特定技术需求的详细情况,请联系您的本地 Synopsys 客户团队。