Synplify Premier  

快速实现先进 FPGA 设计和基于 FPGA 的原型   

作为 Synopsys FPGA 设计解决方案的一部分,Synplify Premier® 软件是业内最具成效的 FPGA 实现和调试环境。除了具备常见 Synplify Pro 逻辑综合软件的所有功能之外,Synplify Premier软件是一个套件, 它是业界执行速度最快,同时提供设计调试、高可靠性设计以及原型验证自动化功能。

PDFSynplify Pro 和Premier 产品手册

PDF 高可靠性简介手册

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Synplify Premier

Synplify Premier FPGA 设计工具套件除了具有 Synplify Pro 的所有功能之外,还具有下列先进功能:
  • 对给予FPGA的原型, ASIC设计自动转换包括Netlist Editor功能,Tcl脚本,Synopsys Design Constraints,门控时钟转换,DesignWare IP综合和编译器约束。
  • 集成了完整的Synopsys DesignWare, 使用基于 FPGA 的原型进行 ASIC 验证
  • 快速综合,使用“快速模式”可将综合运行速度提高 4 倍
  • “容错继续”(Continue-on-error) 模式通过识别一次综合运行中的多个错误可减少原型板启动所需的重复次数
  • 高可靠性功能。先进的设计包括 TMR、容错 FSM 实现和错误校正存储器的自动推断
  • Identify® RTL 调试器和波形观测仪适用于设置复杂的触发器、原型板上调试-以及 RTL和实现的等效性验证
  • HDL Analyst® 电路图观测仪中可显示VCS 仿真器结果和 Identify 调试器数据,以便进行设计诊断
  • 精确的时序相关性提升了现有网表的性能,从而加快时序收敛和减少拥塞
如想获得每种工具的功能对比详情,请查看 Synplify 功能对比图



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