物理原型 

可扩展式原型验证系统可加快软硬件开发 

许多设计和验证团队越来越多地使用物理原型来满足上市时间窗口。Synopsys的物理原型解决方案让嵌入式软件开发得以提前,并且在芯片制造之前就很好的进行软硬件协同设计,以此改善上市时间和有助于避免高昂的器件返工成本。 与此同时,我们的紧密集成且易于使用的HAPS硬件和ProtoCompiler工具套件,极大地加速了从分离IP模块到处理器子系统乃至完整SoC的软件开发、软硬件集成和系统验证。

Synopsys Connect program 支持第三方提供的HAPS子板,服务和硬件。

 

HAPS-80
使用Xilinx Virtex® UltraScale™ FPGA器件,容量超过16亿ASIC门
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HAPS-70
使用Xilinx Virtex®-7 FPGA器件,容量高达2.88亿ASIC门
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HAPS-DX
使用 Xilinx Virtex®-7 FPGA,等效容量达到 400 万 ASIC 门
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HAPS ProtoCompiler
针对 HAPS 系列的设计自动化和调试
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在 Virtualizer™ 虚拟原型验证环境以及基于 FPGA 的 HAPS 原型环境之间划分 SoC 设计模块,从而实现最优的原型性能和可用性。
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Certify 多 FPGA 实现和分割工具集成了 RTL 多芯片分割功能以及领先的 FPGA 综合功能。
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Synplify Premier 软件可将面向 ASIC 的设计轻松转换并在 HAPS 原型验证系统上实现。
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基于 FPGA 的 Synopsys 原型验证解决方案集众多优点于一身
基于 FPGA 的 Synopsys 原型验证解决方案是一个完整的硬件辅助系统验证环境,它基于我们的 HAPS® 高性能 ASIC Prototyping System ™,并由全面的设计自动化和调试环境(即 HAPS ProtoCompiler)提供支持。

基于 FPGA 的 Synopsys 原型验证解决方案具有如下优点:
  • 通过尽早进行嵌入式软件开发将设计进度加快三至六个月
  • 通过使用预先经过测试的 DesignWare IP 组件消除冗余的 IP 原型验证任务
  • 通过在多个项目中采用模块化系统最大限度地提高 ROI
  • 利用 300 多个客户使用过的、久经验证的解决方案降低风险
  • 利用支持实际接口测试的高性能系统改善产品质量
  • 可将原型轻松部署到软件开发团队且成本低廉
  • 可自由结合 RTL 和 SystemC 等其他模型格式来创建混合原型,从而进一步提早实现可用性
  • 使用最新一代 FPGA 器件系列可即时拥有产品,省下在启动自定制系统上花费的精力和时间
  • 利用尖端 PCB 技术和先进的功耗和散热管理,实现可靠的最大正常运行时间
  • 通过网络连接和 HAPS UMRBus Interface Kit 轻松部署和共享
在有了 ASIC/系统级芯片设计的可综合 RTL 模型后,就可使用基于 FPGA 的 Synopsys 原型验证系统。在此情况下,设计人员可开发软件、验证 SoC 硬件并在硅晶片流片前进行硬件/软件集成。 硬件和软件设计团队可在 SoC 开发周期中以各类角色部署 HAPS® 系统。

IP 开发:
较之传统的 ASIC 硬件仿真,HAPS 系统可让设计人员更快速地确认 RTL 模块的功能是否正常。 通过执行单个 IP 模块或子系统以及使得时钟和复位与 HDL 仿真器同步,HAPS 系统可轻易完成系统的初始启动。 另外,设计人员还可利用现有测试平台作为激励,或是采用带 PLL 时钟的自由振荡模式,实现实际 I/O 接口所需的兆赫级性能。

硬件/软件协同开发:
通过使用高性能原型,可在设计过程中提早开始软件开发。 HAPS 系列系统可达到 50 MHz 的典型时钟频率,从而可使 SoC 设计执行软件堆栈的底层固件以及完整的操作系统,甚至应用程序。 与 Virtualizer™ 虚拟原型耦合时,HAPS 的 RTL 子系统将与 SystemC/基于 TLM 的处理器模型并行运行,从而创建一个独特、强大的混合原型,以实现虚拟原型验证和硬件原型验证的最佳组合。

最终用户评估:
HAPS 系统轻巧便携, 只需常规电源即可在客户展示现场、行业会议、“接插集会”以及实验室环境外的验证场景下进行快速装配。

基于 FPGA 的 Synopsys 原型验证解决方案利用实际接口,以接近实时的运行速度,进行硅晶片出厂前的嵌入式软件开发以及完整系统和子系统的硬件/软件集成。 HAPS® High-performance ASIC Prototyping System™ 用于满足各类 ASIC 原型验证需求,包括硬件/软件协同开发、概念验证研究、IP 开发和最终用户评估。 基于 FPGA 的 HAPS 原型验证系统具有如下功能:
  • 灵活、可裁剪可扩展的系统架构—在多个项目中实现最大程度的可重用性
  • 最佳品质与可靠性—确保系统的最佳性能和稳定性
  • HapsTrak 标准—该 I/O 连接器标准可实现与前代和后代基于 FPGA 的 HAPS 原型系统的向前及向后兼容
  • 高速时分复用 (Time-Domain-Multiplexing, TDM)—高速互联多路复用可增大用于限制 FPGA 有效容量的带宽
  • 先进的验证功能—包括协同仿真、基于事务的验证以及用于高速设计交互与监控的快速 UMRBus 接口
  • DesignWare IP 组合—许多 Designware IP 在 HAPS 测试通过

有关详细信息,请访问基于 FPGA 的 HAPS 原型验证网页。

基于 FPGA 的 Synopsys 原型验证软件工具为工程师们提供了设计规划、逻辑综合和调试等工具,用以完成最大规模的系统级芯片 (SoC) 设计。 基于 FPGA 的 Synopsys 原型验证软件已被全球数以百计的设计团队广泛应用,主要用于在使用基于 FPGA 的 Synopsys HAPS 系列原型验证系统或自定制 ASIC 原型时最大限度地提高效率。

针对基于 FPGA 的 Synopsys HAPS 系列原型的全面设计自动化和调试
如果您参与系统验证或软件/硬件集成任务,就会强烈地意识到设计和验证团队“接受”RTL 任务后原型项目周期很紧张,使得工程师们要在数周或甚至数天内交付操作原型。 这一过程中几乎没有时间延迟,而对缩短“首次”原型验证时间的关注则影响了用于 HAPS 设计环境(即 HAPS ProtoCompiler)的设计和使用模型。

HAPS ProtoCompiler 具备以下关键功能和优势,可快速启动原型以及实现快速系统性能:

  • 并行处理、运行时间优化、较短的设计迭代周期可让设计人员在拿到RTL/IP的几天内就交付一个能运行的HAPS系统。
  • HAPS 系列系统可处理最高容量达2.5 亿 ASIC 门的设计,确保您可支持现在和未来的 SoC/ASIC 原型项目
  • 约束条件导向的分割、FPGA I/O 的高速时域多路复用和系统级路由可最大限度地提高 HAPS 系统时钟性能
  • 单个或多个 FPGA 调试可选择灵活的高容量调试存储空间,从而最大限度地提高 HAPS 系统的可见性和采样率
  • 兼容 ARM AMBA 和 SCE-MI 的事务级接口,可简化混合原型的实现

如需详细了解用于自定制 ASIC 原型的基于 FPGA 的 Synopsys 原型验证软件工具,请参见 Synplify PremierCertify

基于 FPGA 的原型验证硬件/软件流程
基于 FPGA 的原型验证硬件/软件流程

Synopsys 为 SoC 设计提供了行业最全面的硅验证 IP 解决方案组合。 广泛应用的 DesignWare IP 产品兼容 HAPS 的设计实例有 HDMI、MIPI、SATA、USB、音频子系统和 ARC 处理器。
HAPS 和 DesignWare IP 一起使用可简化常见的原型验证任务,包括:
  • 控制器和 PHY 的交互操作验证
  • 系统兼容性测试
  • 子系统集成
  • 固件/软件开发

查看有关在 HAPS 系统上实现 DesignWare IP 的实况视频展播

了解有关接口和 SoC 验证的 HAPS 系列子板的更多详细信息

对于集成了 Synopsys DesignWare® IP 的 SoC 设计,统一的设计和原型验证流程可简化从 RTL/IP 设计到基于 FPGA 的原型或到 ASIC 硅晶片的移植过程。 Synopsys coreConsultant 工具引导用户使用 HAPS ProtoCompiler 软件实现从安装到 HAPS 原型的过程,或是通过 Synopsys Galaxy 设计实现平台实现 ASIC 整个过程。



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