StarRC - 寄生参数提取 

寄生参数提取 

概览
StarRC™ 是 EDA 行业用于寄生参数提取的行业标准。作为 Synopsys Galaxy™ 实现平台的关键组件,StarRC™ 可为 SoC、定制数字、模拟/混合信号 (AMS) 和存储器 IC 设计提供具备硅精确性和高性能的提取解决方案。StarRC 可为采用尖端工艺技术所需的先进物理效应建模,包括 20 nm、14 nm 和更小纳米级。它能够与行业标准的数字和定制实现系统、时序、信号完整性、功耗、物理验证和电路仿真流程无缝集成,从而提供无可比拟的易用性和生产效率,加快设计收敛和签核验证。

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StarRC 解决方案
在过去四十年中,半导体工艺技术的体积不断缩小,且这种趋势仍将继续。随着工艺技术的缩小,加之新器件结构的使用以及每个新工艺节点上金属层数量的增加,设计中产生了数百万种新的寄生效应。此外,由于日益增大的设计尺寸和复杂性对信号时序、噪音和功耗方面的影响不断增大,因此也相应提高了电路对寄生参数的灵敏度。为了确保成功完成硅片设计并符合流片进度,IC 设计人员需要一款先进的寄生参数提取解决方案,以实现签核准确性并提高设计人员的生产效率。此外,这款解决方案需要具备足够的通用性,以便管理从定制数字/AMS 到全芯片存储器和 SoC 设计的所有设计领域。。

Synopsys 的 StarRC 是下一代高精度和高性能寄生参数提取解决方案,用于数字和定制 IC 实现和签核验证(参见图 1)。StarRC 已得到数百家半导体公司的信赖,且经过了成千上万个生产设计的验证,因此能够为使用先进工艺技术的设计提供小于毫微微法拉级的精度。它通过对使用纳米工艺技术的器件和互联寄生效应进行详细建模实现高精确性。StarRC 先进的建模和准确性,再辅以嵌入式 Rapid3D 技术,可应用于需要场解析精度的电路。

StarRC
图 1:StarRC 提供下一代寄生参数提取解决方案,
适用于门级和晶体管级数字和定制 IC 设计

StarRC 能为客户的门级和晶体管级提取需求提供行业领先的性能和容量。StarRC 的多核分布式处理技术利用硬件来获得卓越的可扩展性,而且具备同时的多工艺角提取的功能,能够在一次运行中对当前所需的越来越多的提取工艺角进行分析,可大大节省运行时间。该工具能够与 Synopsys 领先的 IC Compiler 物理实现解决方案、行业标准 PrimeTime® 签核套件、Galaxy Custom Designer™ 混合信号实现解决方案、IC Validator 物理验证解决方案、CustomSim™ 电路仿真和其他第三方实现与签核工具无缝集成,显著加快用户的设计实现和验证。

StarRC 提取解决方案有三种不同配置:StarRC Custom、StarRC 和 StarRC Ultra(参见图 2)。StarRC Custom 可对高精度定制 AMS/数字设计进行提取,StarRC 可进行全芯片门级和晶体管级提取,而 StarRC Ultra 可为先进的分析流程,特别是 20 nm 及以下工艺流程进行高级提取。

StarRC
图 2:StarRC 为特定的设计应用提供灵活的产品配置

优势
  • 晶圆厂用于确保提取准确性的行业标准,具有最为广泛的认证和采用
  • 20 nm 及以下工艺建模领先者,包括最值得信赖的最先进 FinFET 建模的晶圆厂
  • 提供高性能和高容量的门级和晶体管级提取,包括多核和同时多工艺角提取
  • 为关键路径、IP 和定制电路提取提供统一的 3D 快速场解析器
  • 用于插入器和堆叠式裸片技术的 3D-IC 提取解决方案
  • 可与 PrimeTime 时序签核、IC Compiler 物理实现、IC Validator 物理验证、CustomSim 电路仿真、Galaxy Custom Designer 和其他第三方实现和定制设计解决方案相集成,提高设计人员的生产效率

先进的工艺建模
由于每种新技术节点中引入的工艺变异和新寄生效应逐渐增多,设计的挑战性也随之大大增加。40 nm 和 28 nm 级的工艺技术会产生多种物理效应,如果建模不准确,这些以前是次要的物理效应已成为影响电路特性的主要因素,导致性能退化、硅片故障和产量降低等风险。此外,工艺技术的显著改变,如 20 nm 级的双重图形和 14 nm 及以下的 FinFET 晶体管结构,都需要考虑大量全新和复杂的效应,这些效应甚至会在提取、时序分析和设计稳定性方面产生更大影响。现在寄生参数建模和提取结果的准确性比以往任何时候对整体的设计完整性的影响都更为重要。

StarRC 提供一些典型的工艺建模功能,包括变异和光刻感知提取、基于化学机械抛光 (CMP) 的厚度变异提取,以及对微负载效应和低介电值损害的建模。对于晶体管级的电路建模而言,StarRC 可对栅触点间电容、栅源间电容以及触点蚀刻效应等器件寄生参数精确建模,从而提高签核完整性,同时还具备根据版图环境建模的其他优势,可获得更高的准确性。

20 nm 感色模式 DPT 建模
在 20 nm 级,双重图形技术引入了显著的电容变化。双重图形是一种制造策略,通过两个独立的掩膜工序创建同一层级上的金属线,以达到更精细的金属间距。图形间未对齐会造成邻近金属线间的耦合电容一个方向增强,另一个方向减弱(参见图 3a)。StarRC 利用修正的 DTP 工艺工艺角点对这些电容变化建模,从而确保准确算入这些效应。StarRC 还支持“预先着色”,这能让设计人员在同一掩膜层进行特定关键路径的布线,以消除这种电容变化,达到更高的提取准确度。StarRC 包含全面且灵活的解决方案,可对 20 nm 及以下工艺设计中的双重图形效应准确建模。

StarRC

StarRC
图 3:StarRC 先进的 20 nm DPT 和 14 nm FinFET 建模,确保签核准确度

FinFET 建模
14nm 及以下工艺的 FinFET 晶体管结构带来了更为彻底的改变。与平面晶体管相比,FinFET 对源漏通道的控制更佳,因为逻辑门从三面围绕着通道,从而具有更高的机动性、更大的驱动强度、更低的开关电流和更低的泄漏电流。但这种多栅非平面结构也带来了更多复杂的几何形状和许多新的电容元件,由于它们会对电路性能产生影响,因此必须准确提取。StarRC 使用特有的详细 FinFET 物理配置文件,对和版图相关的中端工艺 (MEOL) 寄生效应(参见图 3b)进行 3D 建模,从而提高准确性。凭借先进的建模解决方案,StarRC 已成为晶圆厂和 IP 开发人员对新的 FinFET 寄生效应建模的首选提取工具,以确保 FinFET 器件的特性表征正常。

3D-IC 建模
StarRC 也支持对堆叠式裸片和硅片插入器 3D-IC 技术的提取(参见图 4a 和 4b)。StarRC 会对每个裸片上的硅通孔技术 (TSV) 和基板、TSV-TSV 电容耦合、硅基板、微凸块结构和布线层进行提取。StarRC 支持对悬浮或接地衬底建模。StarRC 通过 Synopsys 的互联工艺文件 (ITF) 对硅通孔技术 (TSV) 和衬底进行的提取和建模,已经获得多家主要晶圆厂的资质认定,并应用于他们的 3D-IC 参考流程中。


图 4.a


图 4.b 硅通孔技术 (TSV) 建模

多核处理
由于对提高生产效率的广泛需要,多核处理器硬件已得到普遍使用。绝大多数设计工作都是由多核机器组成的运算中心进行,而且 IC 设计人员需要能够充分利用硬件网络的设计工具。StarRC 的多核技术可与常见商业网格计算管理软件无缝协作,让整个多核处理器和多处理器计算中心的效率最大化,从而充分利用可用硬件。StarRC 可让每个 CPU 芯核实现高性能,如让 8 核 CPU 的扩展性提高 6 倍。此外,StarRC 多核处理器的构成包括易于设置的计算资源配置、自动把设计切割到多个核、平衡的负载分配,以及能自动故障恢复的卓越容错服务器环境。

同时多工艺角提取
40 nm 及更小纳米级的技术节点中工艺变化的增加以及工艺几何尺寸的减少,导致需要分析的提取工艺角点数量不断增多。这会对设计人员的效率产生明显的影响。为了减少因提取工艺角点增多而导致的 TAT 时间延长,StarRC 推出了同时多工艺角提取 (SMC),可在单次运行中对所有提取工艺角点进行分析。与传统的单工艺角提取运行相比,运行速度提高了 3 倍,而且不会降低准确性。设计人员还会发现使用的磁盘空间大大减少。

金属填充重复使用
插入金属填充或在布线金属缝隙间填充悬浮金属线,是减少因金属密度不均匀而导致的工艺变化的有效策略。但在先进的技术节点中,这种金属填充会明显影响寄生电容。因此,在 ECO 和签核时序收敛流程中执行提取和时序分析时,设计中需要有一个实际的金属填充模型。但在每个 ECO 之后重新插入金属填充,会让 ECO TAT 大大增加。StarRC 的金属填充重复使用功能通过让设计人员在设计中插入金属填充,然后在后续的 ECO 提取中重复使用这些填充解决了这一难题。为了进行提取分析,ECO 布线和原始金属填充之间产生的金属短路也“几乎”被削减掉了。使用 StarRC 的金属填充重复使用的提取结果与在 ECO 之后重新插入金属填充获得的结果十分接近,而且省去了重新插入的运行时间。StarRC 能让设计人员大大减少 ECO TAT 总时间,同时又能维持 ECO 和最终签核时序结果之间的紧密相关性。

PrimeTime 二进制接口
对于设计人员而言,寄生参数网表大小和时序签核分析运行时间是在尖端工艺节点上进行大型 SoC 设计的重点关心问题。数百万节点设计的寄生参数网表大小能达数千兆字节,这对寄生参数读取和分析的运行时间会产生显著影响。StarRC 提供独特的紧凑型二进制寄生参数格式,称为 SBPF(Synopsys 二进制寄生参数格式),以及业内领先的 Synopsys PrimeTime 时序签核工具。SBPF 二进制交换格式可捕捉与 SPEF 相同的电气和连接数据,但在寄生参数网表大小方面却有显著优势(占用空间最多缩小 15 倍)且能降低寄生参数读取运行时间(最多缩短 80%),同时还能保持 PrimeTime 签核准确性。

高精度快速场解析器提取
对于诸如时钟网络、存储器、AMS/RF、高速数字、标准单元和其他 IP 设计等时序敏感型电路,精度是不容妥协的设计准则。这些关键 IP 和电路的设计人员通常都需要场解析器级别的精度以及快速的流程时间。StarRC 提供使用 Rapid3D 技术的集成 3D 快速场解析器提取,可实现高效且准确度更高的提取。全新的 Rapid3D 技术以 Raphael NXT 引擎为基础,采用场解析器算法的最新技术,让 3D 提取的速度加快 20 倍,同时保持同等的行业标准准确性。嵌入式 Rapid3D 技术补充了 StarRC 的主要提取引擎(ScanBand™ 技术,解释见后文的“容量和性能”),可对关键电路进行三维自提取和耦合电容提取。在单一的 StarRC 环境中,用户可以提供一个需要最高精度的电容提取的节点列表,StarRC 不仅会按照正常流程提取节点,而且会创建一个以用户指定节点的设计子集,用场解析器来进行提取。最终会生成一个合并的网表,其中包括更高精度的场解析器提取的节点(参见图 5)。

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图 5:StarRC 集成的快速场解析器提取,在单一提取环境中可为关键 IP 提供高精度的提取

CustomSim 电路仿真器集成
在每次产生新的工艺后,版图后仿真的运行时间就会提高 2 至 4 倍。因此需要更准确和更高效的寄生参数提取,以加快仿真速度并满足流片进度。StarRC 与 Synopsys 行业领先的 CustomSim 电路仿真器无缝集成,并具有多种创新功能,能提高仿真性能和容量,同时又能保持签核准确性。StarRC 用于连接 CustomSim 的独特接口包括有效节点提取、带层次式反标的版图后仿真加速,以及电源网络优化。这两种工具的集成能让定制 IC 和存储器设计的仿真性能速度提高 10 倍以上。

定制 AMS 设计平台集成
StarRC 可与 Synopsys 的下一代 Galaxy Custom Designer 混合信号实现系统以及 Cadence 的 Virtuoso 模拟设计环境 (ADE) 集成,用于定制 AMS 和定制数字设计。StarRC 和 Galaxy Custom Designer 联手为用户提供 OpenAccess 接口的独特优势,并且具备使用通用数据流的常见 Synopsys 实现系统的易用性。针对 Virtuoso 环境,StarRC 生成用于网表和仿真的 OpenAccess 或 Cadence DFII 数据库寄生参数视图,并与 ADE 中使用的通用网表接口兼容。对于在寄生参数视图或在匹配电路图视图中探测寄生参数的环境,StarRC 具备全面的探测能力(参见图 6)。寄生参数探测器能让用户交互观察点到点电阻、节点电容、节点间耦合电容,以及在电路图和寄生参数视图之间进行交叉探测。此探测器还具有以下能力:将探测到的寄生参数输出为 ASCII 报告文件,以及在相关电路图视图中标记寄生参数视图总电容值。

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图 6:StarRC 与 Galaxy Custom Designer 等定制设计环境相集成,实现富有成效的交叉探测和仿真调试

层次式提取
StarRC 的层次式提取和网表功能为大规模晶体管级存储器和定制 SoC 设计人员提供灵活选择,可提高他们的版图后验证效率。针对签核分析,把打平的寄生参数进行层次化的反标可提供最佳的准确性和性能。但在可靠性分析时,设计人员可能需要提取数十亿的信号和电源节点寄生参数。虽然打平的寄生参数提取具有最高的准确性,但在这种情况下会耗费大量时间。因此,设计人员可能偏向进行层次化提取,以加快寄生参数提取过程。在设计方法倾向于自上而下或自下而上的层次化设计和仿真时,设计人员也可能倾向于使用层次化提取。StarRC 的层次化提取针对高容量信号和电源节点分析提供优化的层次寄生参数数据,对其打平的提取技术进行了补充。

变异提取
随着收缩技术的发展,因关键器件和互联工艺参数的变化导致的寄生参数良率下降已成为良率损失的主要因素。为了提高硅片的可预见性,提取工具必须对工艺变化准确建模。同样,以工艺角点为基础的传统方法需要多个工艺技术文件以及费时的多个提取和仿真运行,而随着不确定性的增加,这种传统方法也变得不切实际。为了对这些工艺变化效应建模,统计技术必不可少。StarRC 可提供先进的统计解决方案,让互联工艺和温度变化敏感型设计实现基于敏感性的寄生参数提取。每个工艺参数(如导体或电介质厚度)的变化通过变异敏感型工艺技术文件提供,用于计算寄生参数值对每个工艺变化的敏感度。

工艺建模
  • FinFET 3D 建模
  • 感色模式双重图形 (DPT)
  • 沟槽式接触建模
  • 3D-IC、芯片插入器 TSV 建模
  • 光刻感知提取
  • 通孔蚀刻建模
  • 先进的 OPC 效应建模
  • CMP 仿真器接口
  • 随宽度和间距而变的厚度变异
  • 基于密度的厚度变异
  • 多种基于密度的变异
  • 随宽度和间距而变的 RPSQ 变异
  • 基于硅宽度函数的 RPSQ 变异
  • 非线性 RPSQ 变异
  • 不规则多边形支持
  • 铜互连线、本地互连建模
  • 低介电值、绝缘硅 (SOI) 建模
  • 正形介质工艺支持
  • 支持气隙
  • 通孔盖提取
  • 层蚀刻
  • 用于导电层和通孔的随温度变化的电阻建模
  • 支持背景介质
  • 非线性通孔电阻建模
  • 45 度布线支持
  • 支持多个层间和层内介质
  • 支持协同垂直导体
  • 支持非平面金属
高生产效率和易用性
  • 多核处理
  • 同时多工艺角提取
  • 金属填充重复使用,以减少 ECO 周转时间
  • 增量提取
  • 层次式 LVS 和 ADP 提取流程
  • 有效节点提取
  • 有选择的器件寄生参数处理
  • 灵活的寄生参数压缩
  • 自动化电源节点提取优化 (TARGET_PWRA)
  • 简易的仿真设置
  • 许可证排队
  • 用户控制的寄生参数网表压缩
  • 针对不同应用的多种压缩模式

规格

支持的文件格式
StarRC 支持下列行业标准格式和接口:
  • GDSII、LEF/DEF、Milkyway、IC Compiler、IC Validator、Hercules、Calibre 中的版图数据
  • 输出格式:DSPF、SPICE、SPEF、SBPF,SSPEF 二进制接口:PrimeTime SI (SBPF) 的直接二进制接口
系统要求:
  • DRAM:1GB,建议 2GB
  • 交换空间:1GB,建议 4GB
  • 安装盘空间:250MB 基本安装,每个平台另需 250MB
  • 设计盘空间按照电路大小而定,建议最少 500MB
平台/操作系统
  • IBM RS/6000 AIX (64)
  • SPARC Solaris (32)
  • SPARC Solaris (64)
  • x86 Solaris (32)
  • x86 Solaris (64)
  • x86 Red Hat Enterprise (32)
  • x86 Red Hat Enterprise (64)
  • x86 SUSE Enterprise (32)
  • x86 SUSE Enterprise (64)

如需有关 Synopsys 产品、支持服务或培训的更多信息,请访问网站:www.synopsys.com、联系您当地的销售代表或致电 650.584.5000。



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