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新思IP技术公告 – Q4 22

• 数据中心架构升级，用光来传输数据是种怎样的体验？- 这篇博文简要介绍了数据中心架构的转变，支持这种转变的光学技术，以及数据中心对高带宽和低延迟的要求为何有增无减。
• 实现汽车 SoC 的系统 ASIL D ISO 26262 合规性 - 了解符合随机和系统安全标准的汽车级IP如何提供安全攸关型应用所需的功能和性能。
• 转换器的兴起：提高实时视觉处理的准确度 - 了解转换器如何在视觉应用的图像分类精度方面战胜当前最先进的CNN。
• 多晶粒 SoC 通过引入 UCIe 获得优势 - UCIe（统一小芯片互连）是全面的裸晶间互连规范。本文介绍了UCIe规范及其对多裸晶设计的主要好处。
• 保护云计算中基于PCIe和CXL的数据 - 了解PCIe 5.0或CXL 2.0协议中可保护数据中心芯片的最新DesignWare®完整数据加密 (IDE)安全IP模块。
• PCIe 6.0 带宽的有效使用设计 - 对多种应用接口的支持正变得日益普及。了解PCIe 6.0除64GT/s链接速度外的其他关键特性

新思IP技术公告 – Q3 22

• 芯片能否跟上边缘 AI 算法？- 随着AI算法变得日益精确和复杂，您需要了解芯片跟上这一趋势所需的技术创新。
• 设计师需要了解的 HBM3 相关知识 - 本文概述了一些新的HBM3增强功能，包括高容量、低功耗、高级RAS选项、改进的通道和时钟架构。
• 嵌入式应用神经处理的演变 - 本文介绍了神经处理器的演变所催生新ARC NPX6 NPU的推出，从而为嵌入式AI应用提供卓越的性能。
• 112G 以太网 PHY 的设计挑战和演进之路 - 本文解释了开发者在设计112G以太网PHY IP时应如何克服电源、面积、封装、信号/电源完整性等设计挑战，以及如何使用112G以太网PHY IP来实现终端800G以太网应用。
• 内存安全依赖于超高性能 AES-XTS 加密/解密 - 如何使用超高性能AES-XTS加密IP来优化HPC SOC的内存安全性，以实现可扩展的高数据速率，同时将延迟和面积的影响降至最低。
• ARC VPX 矢量 DSP：数字信号处理浮点的使用 - 对浮点的原生支持能最大限度地提高设计灵活性，同时还可以平衡算法要求、编程效率和实现效率。

新思IP技术公告 – Q2 22

• 为何说高清大屏显示器需要HDCP 2.3 - 随着越来越多的音视频内容在越来越多的设备间传输，对数据安全性的要求也越来越高。本文解释了设计人员为何要升级到支持HDCP 2.3的高清显示器。
• 使用ARC SEM130FS处理器满足新型车规级SOC的安全防护需求 - 了解如何简化SoC认证过程，满足ISO 26262标准要求，并为合规测试做好准备。
• 采用1.6T以太网满足日益增长的带宽需求 - 在我们生活中的许多领域，对更多带宽的需求增长似乎永无止境。本博文解释了如何通过以太网IP来降低集成风险并加速TTM，以满足这一需求。
• 深入了解224Gbps电气接口 - 本文介绍下一代高性能计算 (HPC) 设计对224Gbps电气接口的要求，包括通道、信号调制和SerDes技术。
• 用于PMIC 的NVM IP选择与4个关键考量 - 了解如何选择适当的NVM IP，使PMIC制造过程更加顺畅，从而为消费者、汽车和工业应用提供可预测的芯片。
• PCIe PHY IP支持超大规模数据中心的U.2/U.3配置需求 - 本文介绍如何使用PCI Express (PCIe) 5.0/6.0 PHY IP在数据中心存储设计中实现U.2/U.3连接。

新思IP技术公告 – Q1 22

• 深入探究OpenHBI Die-to-Die - 了解OpenHBI标准及其对于在两个裸晶之间必须以极高带宽传输数据的应用的好处。
• 满足全新 ADAS 和自动驾驶车辆系统的处理器性能和安全要求 - 了解如何使用ARC® EV7x处理器满足ADAS应用的功率、性能、面积和安全标准。
• 使用ARC VPX DSP IP以嵌入式系统的预算实现高性能传感器融合 - 了解可扩展且可配置的ARC VPX DSP IP如何成为传感器融合应用异构信号处理工作负载的理想解决方案。
• 用于400G/800G以太网的集成式MAC、PCS和PHY IP - 本文简要介绍以太网MAC和PHY层，并通过一个案例，介绍400G/800G链路的不同以太网设计配置。
• eMRAM 用于先进工艺节点中的低功耗 SoC - 本文解释如何在22纳米及以下的设计中使用嵌入式MRAM显著降低SoC和系统的功率。
• ASIP Designer 的引擎盖下 - 工具自动化可实现特定于应用的处理器设计 - 了解ASIP如何在智能应用的SoC设计中发挥重要作用，以及工具自动化如何使芯片设计人员能够轻松设计ASIP。

新思IP技术公告 – Q4 21

• 完整的Die-to-Die IP解决方案：用例和要求 - 了解如何在多裸晶SoC中满足Die-to-die的实现要求，从而提高模块化和良品率。
• 汽车网络安全始于芯片和 IP - 了解符合汽车标准的最新硬件安全模块IP如何帮助实现安全可靠的SoC。
• 使用带有处理器 IP 的计算存储来优化数据中心功耗和性能 - 了解传统存储和处理解决方案的转变如何提高性能，并减少传输的数据量。
• 用于高性能计算 SoC 的整体以太网 PHY IP 剖析 - 了解集成以太网MAC和PHY IP如何加速完成设计收敛。
• 利用 OTP NVM IP 实现 CMOS 图像传感器像素校正 - 了解用于CMOS图像传感器的可扩展、可靠的OTP NVM IP如何以小尺寸提供高安全性和高可靠性。
• 全面IP解决方案助力HPC芯片开发! - 强大且经过验证的处理、接口和基础IP产品已经过优化处理，能够满足任何HPC应用的高性能、低延迟和低功耗需求。

新思IP技术公告 – Q3 21

• 采用IP方案成功设计可达64GT/s的PCI Express 6.0 - 了解PCIe 6.0技术的关键特性，通过IP方案实现无缝设计对接IP。
• 过紧密耦合的模拟和DSP架构实现112G SerDes IP的最佳性能 - 了解112G SerDes PHY IP中的集成式数字和模拟架构是如何在400G/800G超大规模数据中心SoC内提供最大的性能和传输距离。
• 针对数据密集型超低功耗边缘设备的硬件叠加管理 - 了解ARC® EM处理器IP OLM如何以最小的功率和面积对数据密集型应用实现地址转换和访问许可验证。
• 采用ARC处理器IP实现高效面部检测和识别 - 了解如何使用支持最新人工智能算法和图形的高效低功耗的处理器，在边缘设备中实现面部识别。
• 保护云计算中基于PCIe和CXL的数据 - 了解PCIe 5.0或CXL 2.0协议中可保护数据中心芯片的最新DesignWare®完整数据加密 (IDE)安全IP模块。
• 使用芯片传感器和PVT监视器IP管理芯片寿命周期 - 了解芯片传感器和PVT监视器在芯片寿命周期内对性能和可靠性有何关键作用。

新思IP技术公告 – Q1 21

• 涵盖从 XSR 到长距离的所有应用：利用高速接口 IP 避免云数据流量拥堵 - 为针对XSR、USR或远程云计算应用而设计的HPC SoC选择正确的IP。
• CXL 的新兴应用 - 了解CXL的新兴应用，以及快速演变的CXL规范如何为这些应用提供支持。
• 提高图像质量！采用 ARC EV 处理器 IP 实现实时超分辨率 - 使用带有专用神经网络加速器的嵌入式处理器而创建超高分辨率输出图像。
• 使用 GPIO 满足汽车功能安全要求 - 使用GPIO IP为集中域控制器设计复杂的ADAS SoC，满足严格的ESD和车用目标。
• DDR 内存中的纠错码 (ECC) - 了解ECC — DDR存储器中用于提高子系统整体可靠性的高级RAS功能。
• 硬件软化：使用应用专用处理器优化现代 SoC 设计 - 开发灵活的专业处理器，专门满足新应用和新兴应用的要求。

新思IP技术公告 – Q4 20

• 高速DDR IP中基于固件的训练优势 — 本文概述了训练高速DDR存储器接口的三种不同方式，并着重介绍了基于固件的训练优势。
  
• 针对 112G SerDes PHY IP 准确建模和集成的注意事项 — 如何通过准确的IBIS-AMI建模预测SerDes链路性能，并实现SoC与可感知位置的112G SerDes PHY IP更有效地集成。
  
• 使用可扩展的多核处理器满足嵌入式应用中不断提高的性能要求 — 用于嵌入式应用的可扩展多核处理器。
  
• 使用 Die-to-Die PHY IP 的系统级封装的量产测试 — 使用Die-to-Die PHY IP的系统级封装 (SiP) 进行高效的生产测试，如何能确保最终成品没有缺陷，并尽可能提高良品率。
  
• 采用 USB4 升级 SoC 设计 — 了解新的复杂的USB4标准，包括线缆、连接器和SoC构件。
  
• 为 AI SoC 选择存储器IP以及架构  — 为需要强大计算能力的新型AI SoC选择正确的存储器架构和IP。

新思IP技术公告 – Q3 20

• 提早准确估算智能视觉 SoC 的功耗 — 在设计过程的早期估算AI和视觉SoC的功耗。
  
• 晶粒间连接专用并行 PHY IP — 了解并行化裸片到裸片PHY架构及其用例。
  
• 利用低功耗 IoT 通信解决方案应对 IoT 连接挑战 — 了解ARC IP子系统如何能够为IoT SoC的“始终在线”功能提供完整的解决方案。
• DDR5 值得注意的一些主要功能  — 了解有关用于服务器、云、网络和消费级SoC的DDR5的信息。
• TCAM 介绍 — 了解面向AI和云应用的TCAM的性能优势。
  
• 利用人工智能掌控即将出现的数据爆炸  — 了解AI如何能够帮助管理数据存储位置、转移时间和处理位置。

新思IP技术公告 – Q2 20

• 边缘计算中的 AI 如何驱动 5G 和 IoT — AI 处理正在从云端转移到边缘—了解这对于 5G 和 IoT 的重要性及其如何改变 SoC 芯片设计。
• 选择合适的 IP 实现 Die-to-Die 连接 —了解超大规模数据中心中超短距离 die-to-die 连接的高速 PHY IP 要求。
• 使用新一代 DSP 进行更快更准确的数据计算 — 解 ARC VPX5 处理器的四个并行执行维度，以实现高吞吐量。
• 设计人员应了解的 LPDDR5 主要功能 —了解 LPDDR5 标准的功能如何加速时序收敛、提高性能、提高裕度并降低移动和汽车 SoC 的功耗。
• 借助 MATLAB/Simulink 插件优化ARC DSP 处理器的性能 — 使用 Ashling 的 ARC MetaWare 开发工具包的 MATLAB/Simulink 插件创建高度优化的 IoT 和汽车应用程序。
• 为基于处理器的 SoC 保障安全的技术 — 如何检测和纠正即便使用安全处理器也会在 SoC 软硬件开发过程中引入的安全漏洞。

新思IP技术公告 – Q1 20

• 计算机视觉：走出实验室，走进您的生活中 - 了解嵌入式视觉处理器如何不断发展，以纳入最新的学术研究成果。
  
• 针对不同应用设计神经网络架构 - 虽然深度学习模型是一个“黑箱”，但是设计人员应该针对他们特定的应用优化其网络架构。
  
• 实现面向智能 IoT 应用的低功耗机器学习 - 面向 IoT 的优化 embARC 机器学习推理软件库。

新思IP技术公告 – Q4 19

• 利用视频游戏训练实际的无人驾驶汽车 - 了解如何将视频游戏（例如侠盗猎车手Grand Theft Auto）中的合成数据集用于训练深度神经网络
  
• Compute Express Link（计算快速链路）标准简介 - 了解Compute Express Link (CXL，计算快速链路）如何为数据密集型工作负载实现更快的速度和更高的性能
  
• 把人工智能和安全性设计到高性能SSD中 - 了解DesignWare ARC Processor IP如何帮助使工程师设计出智能、安全、性能卓越的SSD控制器
• 利用面向8K以上显示器的VESA DSC IP克服设计挑战 - 了解有关显示器设计的挑战以及如何借助于完整且符合要求的VESA DSC IP解决方案克服这些挑战
• 从面向400G以太网的NRZ信号令转换为PAM-4信号令 - 了解面向400G以太网的PAM-4信号令及NRZ信号令的优点和取舍
  

• 真随机数发生器提高任何SoC的安全性 - 了解SoC设计人员应当关注学习的最新TRNG功能和新的安全规范

新思IP技术公告 – Q3 19

• 灵活性 5G 通信 SoC 专用 ASIP - 了解为什么兼具高度优化的 RTL 和软件可编程性双重优势的 ASIP 适合用于 5G SoC
• 汽车应用的 5G 采用 - 实现新一代 5G 车联网 (vehicle-to-everything) 应用，同时通过认证 IP 满足汽车级要求
• ARC区:满足 5G NR 调制解调器的 DSP 和控制器需求  - 了解多核 ARC HS47D 处理器如何帮助设计人员满足 5G 系统控制应用的需求
• 用于 5G 模拟前端的超高速数据转换器 - 了解切换到PCIe 5.0接口的设计挑战，以及优化的正确IP的作用人工智能 SoC 的坚实基础
• 集成 SIM 驱动的安全移动 IoT - 了解端到端 iSIM 解决方案如何促成无缝 IoT 蜂窝连接，从而实现设备管理和货币化
• 利用“先天与后天”(Nature + Nurture) 方法开发人工智能 SoC - 了解为什么设计人员需要各种产品和设计方法来加速复杂 AI SC 的开发

新思IP技术公告 – Q2 19

• 带有 ISP 和视觉处理器的高精度计算机视觉系统 - 了解如何将ISP的修正技术与视觉处理器的机器学习相结合提升处理质量
• 利用 IP 融合云计算基础架构 -  应用面向处理、存储和互联优化的IP实现CI和HCI系统的要求
• ARC区:借助 OpenVX 可视化实现视觉应用优化 - 了解面向OpenVX可视化工具的Percepio的Tracealyzer如何让设计者能够用ARC EV6x处理器优化应用来进一步提高性能
• 加快 32 GT/s PCIe 5.0 设计 - 了解切换到PCIe 5.0接口的设计挑战，以及优化的正确IP的作用人工智能 SoC 的坚实基础
• 人工智能 SoC 的坚实基础 - 集成逻辑和存储单元来灵活地实现人工智能SoC的功耗、性能和面积目标采用哪种 SDRAM 标准以及何时采用
• 采用哪种 SDRAM 标准以及何时采用 - 了解如何选择DDR SDRAM或HBM内存接口，来更好满足您的AI、车载或移动应用的需求

新思IP技术公告 – Q1 19

• 超大规模数据中心驱动 400G 以太网互连 - 探索用于运行速率为 400 Gb/s 及以上的网络架构的各种以太网互连和 PHY 技术。
• 满足集成 ADAS 域控制器 SoC 的复杂设计要求 - 了解满足汽车电子要求的逻辑库和嵌入式存储器编译器如何加速集成 ADAS 域控制器 SoC 开发。
• ARC区:满足 5G 复杂要求的高性能 DSP 和控制处理 - 了解为什么采用 RISC + DSP 架构的处理器可以带来灵活性，并降低功耗以应对现代 DSP 挑战。
• 采用OTP NVM实现可扩展性、安全性和可靠性 - 了解 OTP NVM 的主要优势以及为什么它是适用于各种应用的安全可靠的嵌入式 NVM 解决方案。
• 最大限度减少联网汽车的安全漏洞应从硅开始 - 了解为什么在硬件层面就必须将安全性设计纳入汽车 SoC 才有助于减轻攻击。
• 适合新一代 SSD 设计的高性能解决方案 - 了解在存储器中使用 AI 可以如何提高耐用性和可靠性，同时支持对象探测、跟踪和分类。

新思IP技术公告 – Q4 18

• 人工智能片上系统的DNA - 面对与 AI 相关的全新挑战，了解 AI 设计的新时代，及其多样化的处理、内存和连接需求。
  
• 人工智能为何值得更强的安全保护 - 发掘在人工智能环境中，需要关注安全性的地方，探讨有助于确保系统稳健性和安全性的措施安全。
• ARC区:灵活地处理所有物联网终端节点设备 - 了解在设计中减少处理器的数量对满足物联网终端节点设备的严苛功耗和成本限制的重要性。
• 从根本上构建高效的深度学习加速器 - 在设计人工智能引擎和数据中心时，整合为 AI 和深度学习优化的嵌入式存储器和逻辑库，在达到应用性能需求同时降低功耗和面积。
  
• 通过深度学习来增强您的现实 - 了解 AR/VR 系统如何使用深度学习技术来创建沉浸式体验，同时利用嵌入式视觉处理器来优化性能、功耗和面积。
• 探讨关于人工智能硬件的数学 - 随着 AI 系统中使用的数学算法日趋稳定，了解如何在硬件中实施最新的数学算法，帮助您的人工智能系统脱颖而出。
  

新思IP技术公告 – Q3 18

• AI对汽车IC设计的影响 - 了解人工智能和神经网络如何改变ADAS设计和验证流程。
• 利用测试解决方案解决SoC中的功能安全性问题 - 了解设计人员如何利用新思科技的BIST和修复IP解决方案满足ISO 26262要求。
• ARC区: 利用Yocto项目按照您自己的方式搭建Linux - 发现关于如何配置自己的嵌入式Linux发行版本并满足项目功能要求的选项。
• 用于汽车ADAS应用的以太网时间敏感网络 - 详细了解TSN标准以及如何利用汽车认证的以太网IP实现时间敏感网络。
• 用于汽车ADAS SoC的数据转换器IP - 了解如何利用数据转换器IP加快SoC级功能安全开发和认证。
• 搭载ISO 26262认证IP的集成ADAS域控制器SoC -了解新的集成化车载ADAS域控制器SoC架构以及如何结合IP解决方案的ISO 26262设计和认证流程。 

新思IP技术公告 – Q2 18

• 实现低功耗的高性能深度学习 -了解如何实施高性能视觉处理设计，同时大量降低功耗。
• HDMI 2.1带来更深入的沉浸式观看体验 - 了解HDMI 2.1的关键增强功能如何提供高分辨率视频以及更好的音频体验等等。
  
• 将人工智能嵌入我们的生活 - 了解人工智能如何利用现有的和新出现的处理器技术来提高生产力以及便利信息获取。
• 新思科技与ARM推出针对4K智能手机和AR/VR设备的Display IP解决方案 - 了解Synopsys和Arm如何合作利用Mali-D71和MIPI IP提供嵌入式显示解决方案。
• 转向32GT/s PCI Express设计所面临的挑战 - 了解SoC架构师如何利用新的PCIe 5.0接口成功设计出各种系统。

新思IP技术公告 – Q1 18

• 了解硬件信任根 - 了解信任根SoC实施背后的四个标准，为互联设备提供安全的连接通道
• 利用安全的IP子系统保护高价值目标 - 了解开发人员如何使用可信执行环境（TEE）来解决芯片、设备和网络级别的漏洞，以防范不断变化的威胁
• 利用威胁模型和风险评估来确定设备的安全性要求 - 了解当今最常见的威胁类型，掌握如何确定哪些威胁是最重要的，并了解采取哪些安全措施来帮助防止这些攻击
• Bluetooth Mesh（蓝牙网格）提高安全性 - 本文讨论了蓝牙网格（Bluetooth mesh）的引入将如何修补当前的漏洞并实现更安全、隐私性保护更好的物联网世界
• 在基于Android的移动应用中实现eMMC和UFS内联加密 - 了解如何使用采用eMMC和UFS进行加密，提高Android移动设备上存储的个人数据的安全性
  
• 使用面向关键安全应用的高性能处理器，减轻智能汽车的设计和认证工作 - 了解ISO 26262标准如何控制、避免或减轻汽车微处理器和系统中的系统性及随机性硬件故障

新思IP技术公告 – Q4 17

• CCIX简介 - 了解CCIX标准及其为网络处理、存储负载卸除以及内存数据库等高性能应用带来的优势。
  
• 利用Type-C加快移动片上系统的上市速度 - 查看如何通过DesignWare USB-C 3.1/DisplayPort解决方案减少IP配置、集成和验证工作并满足上市时间的要求。 
  
• 利用超标量混合信号处理器解决嵌入式挑战 - 了解ARC HS4x/D处理器如何帮助解决诸如在高性能要求与存储器访问时间及低功耗预算之间的取得平衡这样的挑战。 
  
• 面向UHD显示器的视觉无损压缩 - 本文介绍了设计人员如何利用集成的MIPI DSI IP解决方案实现VESA DSC标准的视觉无损数据压缩率。 
  
• 利用数据融合IP子系统加速IoT应用 - 了解低功耗、预验证的数据融合子系统如何加快物联网系统的开发。 
  
• TSMC 28HPC+工艺逻辑库改善PPA的六个方法 - 使用TSMC 28HPC+ 流程和优化逻辑库的组合来改进设计的PPA。 
  

新思IP技术公告 – Q3 17

• 保护通过USB Type-C传输的内容 - 了解SoC开发人员在为通过USB Type-C传输超高分辨率内容提供安全解决方案方面的挑战，以及寻找正确解决方案的途径。
• 用于物联网SoC集成的蓝牙5就绪IP - 蓝牙的演进势头持续加快，而且其特性不断增加。了解将蓝牙5就绪IP用于物联网应用的好处。
• ARC区: 低功耗物联网应用的处理器配置 - 通过处理器选择和配置降低系统功耗的最新技术和选项。
• ADAS应用深度学习的演进 - 了解深度学习、嵌入式视觉处理和高性能卷及神经网络 (CNN) 如何提供新的汽车安全功能。
• 物联网应用的灵活内外部连接 - 设计物联网系统架构，以处理不同的无线协议，尽可能降低功耗，并增加新的传感器输入。
• FinFET工艺中的数据转换器设计 - 克服在FinFET工艺的SoC中实施数据转换器和其他模拟功能的切实存在和感知的障碍。
  

新思IP技术公告 – Q2 17

• 针对USB Type-C数字耳机的全新USB音频分类–了解USB音频设备类别 (ADC) 3.0 规范的特性和优点。该规范有望成为采用USB Type-C连接器的电话的标准规范。
• 利用深度学习和计算机视觉进行面部表情分析–了解深度学习、嵌入式视觉处理和高性能卷积神经网络(CNN) 的组合如何“训练”机器解读周围的世界。
• ARC区: 先进处理器为虚拟现实提供无缝的人机接口–了解在未来几年内，受高性能处理器的推动 – 为我们进入虚拟世界提供了更自然、更无缝的接口，虚拟现实能力如何提供更加沉浸式的体验。
• 使用Foundation IP实现低功耗IoT SoC - 本文介绍设计师如何将Foundation IP（逻辑库和嵌入式内存）用于低功耗工艺技术，以降低IoT设计的功耗。
• 了解以太网术语 - 数据速率、互连介质和物理层–对以太网术语进行解读，以认识每项标准的数据速率、互连介质和物理层，并且最终为您的应用做出正确的选择。