针对 112G SerDes PHY IP 准确建模和集成的注意事项

新思科技产品营销经理 Priyank Shukla

简介

加速器、智能处理单元 (IPU)、GPU 以及训练和推理 SoC 对计算能力和数据处理的需求不断增长,推动了 112G SerDes PHY IP 解决方案。设计人员利用此类 IP核 解决方案,实现 400G/800G 以太网链路并实现高速Die-to-die 连接。设计人员对其 SoC 有许多复杂的要求,但最重要的是确保以太网链接的可靠性和高效的集成。

本文介绍了如何通过准确的 IBIS-AMI 建模预测 SerDes 链接性能,并使用可感知布局的 112G SerDes PHY IP 实现更高效的 SoC 集成。       

准确的 IBIS-AMI 建模,保障链接性能

IBIS-AMI 建模和仿真框架,使系统和硬件工程师能够通过准确高效地运行仿真,来验证片外互连设计。 经过一段时间之后,众多 EDA 供应商现在纷纷为其现有的仿真器组合提供附加组件,简化 IBIS-AMI 建模过程。IBIS-AMI 测试平台提供了简单快速的方法,保证 SerDes 的互操作性和链路性能基准测试的效果。

如今的 PAM-4 112G PHY 采用基于 ADC 的灵活 DSP 架构,取代依赖工艺、电压、温度 (PVT) 且难以扩展的模拟架构。这种架构上的转变对高速 SerDes 收发器的仿真和建模具有重大影响。

图 1 展示了在基于 DSP 的接收器架构中实现的一个典型 112G 串行链路。它由一个带有有限脉冲响应均衡 (FIR) 的发射器 (TX) 和一个色散信道组成。信道输出发送至由模拟前端 (AFE)、ADC 和 DSP 模块组成的接收器。DSP 模块包括前向反馈均衡器 (FFE)、判断反馈均衡器 (DFE)、时钟和速率恢复 (CDR) 和适配块 (ADAPT)。在这样的设计中,信号均衡的一个重要部分是在 DSP 中的 ADC 之后实现的。

图 1:基于 ADC 的典型 SerDes 链路

在采用基于 ADC 的收发器之前,DFE 限幅器输入端的眼图质量是判断链路性能的理想指标。因此,标准 IBIS-AMI 仿真器需要一个仿真连续时间模型,呈现 DSP 输出的波形,借以处理和评估接收器性能。

接收器 IBIS-AMI 模型返回一个均衡的模拟信号(如在采样器/符号检测器的输入端所示),以此评估仿真链路的整体性能。IBIS-AMI 模型的边界经过扩展,可容纳 ADC 模块和在接收器 DSP 模块中实现的均衡方案。它将包含到最终符号检测器的完整信号均衡链,在该链路中,整个链路的性能指标最为紧要。

通过在模型中整合连续时间仿真的 FFE 和 DFE(其中线性 FFE 通过连续的延迟块实现,而 DSP 系数通过 DAC 馈送到仿真的 FFE 和 DFE),现有 IBIS-AMI 模型可以仿真 DSP 均衡并生成使用固有 IBIS-AMI 程序的眼图。图 2 举例展示了后续仿真的 DSP 眼图。 

图 2:IBIS-AMI 模拟波形重构 

封装设计注意事项

PHY Macro用作为SoC 传输进出数据的端口,需要集成大量的Macro来满足带宽需要。这样,所有封装信号只能在外缘接出,因而将 PHY Macro放置在外缘较为可取,可以最大限度地提高每毫米的Die边缘的数据交换率。高性能计算 SoC 中,如果将所有PHY Macro放置在die的一个边缘上,PHY Macro数量已接近极限。为了实现更密集的集成,必须在die的所有边缘都放置多个Macro。图 3 显示了五个 SoC,带有两区块深度堆叠的 SerDes PHY。

高级工艺节点需要对放置在 SoC 中的所有单元(晶体管)进行单向放置。在 PHY IP 设计期间,需要仔细考虑如何同时进行北/南和东/西 PHY 放置,使 112G 高速 SerDes PHY 可以放置在 SoC 的所有边缘。 

图 3:所有边缘的两区块 PHY Macro深度堆叠

与传统的 NRZ 相比,PAM-4 信令对噪声、抖动、串扰和非线性等信道损伤更敏感。严格的 112G PHY 干扰容忍度/抖动容忍度 (ITOL/JTOL) 要求,给信号路由能力方面带来了挑战。在将封装层的数量降至最低以减少封装成本的同时,封装设计人员不仅要找到超过百个高速差分信号排布的方法,还必须解决连接之后出现的与电源布线、电源bump连接以及电感环路形成有关的问题。PHY IP Bump map在解决此问题中起着至关重要的作用。具有布局感知功能的高速 SerDes PHY IP,在设计阶段实现 IP bump map考虑到这些限制,从而能够实现更密集的 SoC 集成。

总结

新思科技向设计人员提供可集成到其高性能计算 SoC 中的经过硅验证的 PAM-4 DesignWare® 56G/112G 以太网和 USR/XSR 晶粒间 PHY IP 解决方案,准确的 IBIS-AMI 模型提供了一种方法,可评估不同信道的链路性能和信道裕量。

自下而上的布局感知方法,能够以最少的封装层数进行北/南和东/西布局,从而实现更密集的集成,进而降低封装成本。高速 SerDes PHY 布局灵活,可以按照多排结构以及沿Die所有边缘放置Macro,最大限度地提高了每个Die边缘的带宽。 如需了解更多信息,请访问 DesignWare 高速 SerDes PHY 网页 。