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ESP
シンボリック・シミュレーションに基づくカスタム設計のフォーマル等価検証
ESPは、組み込みメモリ、カスタム・マクロ、スタンダードセル、I/Oセル・ライブラリなどのカスタム設計の全面的な機能検証に広く使用されるフォーマル等価検証ツールであり、
2つの設計記述が機能的に等価であることを確認します。対象となる設計記述は、Verilogのビヘイビア・モデル、RTL、UDP、ゲート、SPICEネットリスト・ビューです。
主な特長
- 高速かつ広範なカバレッジによりバグを迅速に発見し、品質を向上
- デバイスモデル・シミュレーションにより新しいデバイス・テクノロジをサポートし、生産性を向上
- SPICEネットリストを直接検証し、ゲートレベルの抽象化の必要性を排除