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Synplify Premier

加速实现 FPGA 设计和基于 FPGA 的原型

Synplify Premier® 是业内前沿的 FPGA 设计和调试环境。Synplify 综合工具通过缩短运行时间、提高性能和优化面积降低了成本和功耗、提供多 FPGA 供应商支持、实现增量和团队设计能力，从而加快 FPGA 设计开发。Synplify Premier 具有自动创作可靠设计的功能，设计可用于医疗、汽车、工业自动化、通信、军事和航天应用领域。

先进 FPGA 和基于 FPGA 的原型的快速实现

Premier 的 Identify Instrumentor 能够提供易于使用的方法，查找板上运行的 FPGA 设计中存在的功能错误。该解决方案在实施的 FPGA 硬件中具备类似于仿真器的可视性功能，能够查看直接在 RTL 代码中叠加显示的运行 FPGA 的实际信号值。这样，用户就能按照预期运行速度执行系统内调试。

Premier 的设计能够接受经过优化的 RTL、第三方和内部/先前开发的 IP，从而实现广阔的设计探索并加快实施速度。

Synplify Premier 解决方案

FPGA 设计流程必须了解多种来源的 IP

此外，Synplify 集成了针对 DesignWare® IP、Identify RTL 调试仪、VCS® 高性能功能验证和兼容 ASIC 的整合流程的支持功能，便于创建基于 FPGA 的原型。 

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Synplify Premier 的功能：

  • 支持基于 FPGA 的原型设计的自动化门控时钟转换功能
  • 集成 Identify RTL 调试仪，能够快速查找功能错误
  • 自动化设计功能，可实现 DO-254、ISO 26262 和 IEC 61508 等高度可靠且极其安全的设计。
  • 与 VCS 仿真器集成并直接支持 DesignWare IP
  • 在时序性能和面积/成本降低方面实现两项质量的结果 (QoR)
  • 分布式综合功能支持单机或多机综合
  • 每个证书支持多达 4 台处理器，从而加快运行时间，将运行速度提高 3 倍
  • 自动存储器和 DSP 推断功能可以提供理想的面积、功耗和时序质量结果
  • 通过 VHDL、Verilog、SystemVerilog、VHDL-2008 和混合语言综合功能，支持多种语言
  • 通过 HDL Analyst 和分层调试流程实现高级设计调试和诊断

如需获得每种工具的功能对比详情，请查看  Synplify 功能对比图。

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