形式验证介绍

对于设计和模拟背景的工程师而言，经常在Formal Verification上遇到以下挑战：

• 无法理解Formal Verification和UVM Simulation如何同时进行
• 对于SVA不够了解
• 担心无法使用Formal Verification来signoff

本次在线研讨会将帮助设计及芯片验证的工程师对于Formal Verification的了解和信心。