本サイトではシノプシスの講演のみアーカイブを公開いたします。ご了承ください。

Synopsys

RTL検証はここから！検証品質の向上についてVCSとVerdiでの考え方

近年ASIC/FPGAデザインの複雑化・大規模化がますます加速しており、カバレッジ収束やシナリオ開発コストの増加が大きな課題となっています。本セッションでは、それらの課題をハンドルできるシミュレータの代表格であるVCSおよびデバッガのVerdiを用いたUVM環境でのシミュレーション実行やデバッグの手法を紹介し、MATLABから自動生成されたDPI-C/UVMの例を用いてワークフローをご説明します。さらに、その中でVCSを用いたカバレッジや制約付きランダムテストを用いた検証品質の改善手法、 およびVS CodeからRTLとUVMテストベンチのLintチェックとシミュレーションまで含めたHDL検証ソリューションをご紹介します。

MathWorks

モデルベースデザインで変わる！仕様からRTL検証までをつなぐ実践ワークフロー

設計上流でシミュレーションによる事前検証を行い、手戻りを防止するモデルベースデザインの考え方は、ASIC/FPGAにおける設計・検証フローにおいても有効に機能します。本セッションでは、MATLABおよびSimulinkを用いたMBDの基本的な考え方を紹介し、設計上流でシステム全体を対象とした検証を行うことで、早期に課題を顕在化、解決するためのアプローチを具体的な例を用いて解説します。さらに、有効なテスト信号生成のテクニックやSystemVerilog DPIコンポーネント およびUVMコンポーネントの自動生成機能を活用し、構築した検証環境をそのままHDLシミュレーター向けに展開する方法、既存またはAI生成によるHDLコードの効果的な活用術まで含めた、包括的な検証アプローチをご紹介します。