RTL 综合与测试 

利用 Design Compiler® 加速设计创新 

包含在 Galaxy 设计实现平台中的 Synopsys 的 Design Compiler 系列产品通过其完整的 RTL 逻辑综合和测试解决方案最大化了生产效率。Design Compiler Graphical 使用先进优化并与IC Compiler 布局布线工具共享技术得以在所有工艺节点下对您的最具有挑战的设计提供最佳的结果质量。此外,它使得 RTL 设计工程师在物理实现前就能预见、可视化及减轻布线拥堵,并实现布局规划探索。 Design Compiler Graphical 还可生成提供给 IC Compiler 的物理指引以增强时序和面积结果的相关性并加快布局速度。 Design Compiler Graphical 建立于 DC Ultra 逻辑综合之上,能对时序、面积、功耗和测试进行同时优化,并且包含 Topographical 技术以减少代价高昂的设计反复。

Design Compiler 系列产品还包括:获奖的基于逻辑综合的测试解决方案,用以建立通向高质量生产测试和合格工作硅片的最快速、最具有成本效益的途径;用于低功耗综合和优化的 Power Compiler;用于等价性检查的 Formality; 以及有着无比丰富品种可综合 IP 的 DesignWare 库。这些同类最佳、经生产化验证的解决方案已集成在一起以实现业界最快、最具有可预见性的 RTL 到 GDSII 的流程。

 





 
Synopsys 基于综合的测试解决方案,可获得高质量制造测试和大容量硅片的最具成本效益的途径


 
Synopsys 提供范围广泛的经过硅验证的高质量数字、混合信号和验证 IP,用于片上系统的设计。




主要优点

先进的综合技术可加快整个实现流程
  • 为物理实现和加快整个流程创造更好的起点
  • 早期 RTL 探索可加快高质量 RTL 和约束条件的开发,并加快设计流程
  • 时序、面积和功耗的综合结果与 IC Compiler 的结果相一致,差别在 5% 以内,可减少设计迭代
  • 提供给 IC Compiler 的物理指导可让结果间的一致性得以加强,并将布局速度提高 1.5 倍
  • 图形界面、按键操作的布局规划探索用于加快设计收敛
  • 加快在四核计算服务器上的运行时间
  • 在布局布线之前,进行布线拥塞预测,以发现布线能力问题
  • 通过物理可视化可及早检测和调试版图问题
  • 用 Formality 进行无缝形式验证
  • 与 PrimeTime® 时序签核行业标准紧密相关

面积、时序和功耗的最佳结果质量
  • 最先进的时序、功耗和面积优化
  • 专业优化可降低布线拥塞
  • 并行多角多模 (MCMM) 综合
  • 用于低功耗设计的全面功耗管理解决方案
  • 使用 DesignWare 访问行业最大的 IP 资源库

基于综合的测试和以设计为中心的良率分析
  • 从 DFT 到 ATPG 以及从诊断到良率分析的全面集成流程
  • 缩短设计周期、提高生产效率,并提供与物理结果最具相关性的时序和面积
  • 通过大幅减少测试应用时间和测试数据量,降低制造成本
  • 对限制引脚,乃至仅有单一扫描通道的设计具有高压缩性
  • 感知功耗的测试可维持高测试品质,并减少低功耗设计的良率损失
  • 对全速测试和先进故障模型提供广泛支持,确保超高测试品质
  • IEEE 1149.1 边界扫描设计的实现和验证
  • 可扩展的嵌入式存储器测试、修复和调试