物理实现 

功能全面的布局布线方案 

Synopsys Galaxy™ 设计平台中采用 IC Validator 的物理验证为设计规则检查 (DRC)、版图与原理图互连性对照验证 (LVS) ,金属填充,和可制造性增强 (DFM) 提供了技术领先,经产品化验证的签核解决方案。所有主要的晶圆厂均支持 IC Validator 作为成熟工艺节点设计以及20nm及以下先进新兴工艺节点设计的签核解决方案。它包含了与 IC Compiler 和IC Compiler II 物理实现、StarRC 寄生参数提取及 Custom Designer 混合信号设计等领先设计工具间用于提升生产力的连接。 IC Validator 的 In-Design 物理验证在 IC Compiler 及 IC Compiler II 的环境中运用感知时序的金属填充, DRC 修正和双重及三重图形纠正加快了设计收敛。

 

 
具有10倍更快吞吐和更高结果质量的从网表到GDSII的设计实现系统



 
针对成熟及新兴工艺节点的布局布线
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主要优点
  • 完整的 netlist-to-GDSII 解决方案以提供最佳的结果质量和获得结果的时间
  • 处理吞吐量高,适合主流工艺下的设计
  • 性能高,支持先进硅工艺
  • 全面的优化功能满足时序、面积、功耗、信号完整性、可布线性和良率等方面的目标
  • 在设计实现过程中提供可预见性
  • 与金牌签核解决方案紧密相关: PrimeTime SI 和 Star-RCXT
  • 全面的低功耗设计,包括对多电压设计、MTCMOS、泄漏功耗、动态优化和低功耗 CTS 的支持
  • 在 45nm 及以下工艺节点经产品化验证
  • 并行设计规划解决方案,对于层次化设计和扁平设计均适用
  • Zroute 多线程技术将速度提高 10 倍,得以同时进行 DFM 优化并支持先进布线规则
  • MinChip 自动化技术可帮助得到最小的可布线芯片尺寸
  • 通过 DFT Compiler 和 DFT MAX 的功能支持物理测试优化流程
  • 功能强大的 GUI 和无处不在的 Tcl 支持带来的易用性
  • 支持行业标准的输入/输出界面