用于 PCI Express 的 DesignWare IP解决方案 

用于 PCI Express 的 DesignWare IP解决方案

概览 

Synopsys DesignWare® IP 中 PCI Express® 是经过硅验证的完整解决方案,包括一系列数字控制器 IP、PHY IP 和验证 IP (VIP),这三者均符合 PCI Express 4.0、3.x、2.x 和 1.x(第 4 代/第 3 代/第 2 代/第 1 代)以及 PIPE 规范。 此外,Synopsys通过硅验证的M-PHY和M-PCIe控制器IP支持M-PCIe ECN。作为 PCI Express IP 的领先供应商,Synopsys 的 DesignWare PCI Express IP 解决方案经过大量的第三方互操作测试,这些第三方对接产品都是大批量产芯片。我们 严格的质量标准和专业技术支持团队可确保设计人员加快上市时间,为下一代桌面、移动、消费者和通信系统级芯片 (SoC) 降低集成风险。

超过1000个客户在其SoC使用DesignWare IP用于PCI Express。了解为什么Synopsys是值得信赖的PCIe IP合作伙伴

PDF用于 PCI Express 的全套 DesignWare IP解决方案数据手册
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  • PCI Express 4.0
  • 完整的,基于硅验证的IP解决方案支持16GT/s PCle 4.0规格 

终端IP
实现所需的逻辑端口作为PCIe终端,支持PCIe 4.0 和以及PCI-SIG SR-IOV参数
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根口端IP
实现所需的逻辑端口作为PCIe根组合体,支持PCIe 4.0以及PCI-SIG SR-IOV参数
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双模式IP
实现所需的逻辑端口作为PCIe根组合体和终端,支持PCIe 4.0 以及PCI-SIG SR-IOV参数
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交换机端口IP
实现所需的上游或下游端口逻辑PCIe开关或桥,支持作为PCIe 4.0参数
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从PCI Express到AHB桥
允许DesignWare PCIe端口逻辑到桥,到AMBA 2.0 AHB上总线
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从PCI Express到AXI桥
允许DesignWare PCIe端口逻辑到桥,到AMBA 3 AXI/4 AXI上总线
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单根I / O虚拟化IP
通过一个友好的用户应用软件接口和支持ASIC、FPGA技术的固定时间进行快递集成,轻松进行SoC设计
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PCIe 4.0 PHY IP
多渠道,高效能的PCle PHY IP是在16 Gbps上操作,支持了很多流程和铸造厂
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M-PCIe IP
可伸缩的控制器IP可以实现端口的逻辑,要求建立一个根端口,端点,双模式,或开关设备
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IP原型套件
加速PCle IP原型机,软件开发和集成
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接口IP子系统
可配置的,预验证的IP解决方案支持快速SoC整合
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验证 IP
VC VIP为PCIe作为根组合或端点,支持作为PC 4.0,3.1,2.1,1.1, PIPE, SerDes,所有流行的模拟器和M-PHY;它包括可选的基于源代码的测试套件和NVMe
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  • PCI Express 3.1
  • 完整的,基于硅验证的IP解决方案支持8GT/s PCle 3.1规格 

终端IP
实现所需的逻辑端口作为PCIe终端,支持PCIe 3.1 以及PCI-SIG SR-IOV参数
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根口端IP
实现所需的逻辑端口作为PCIe根组合体,支持PCIe 3.1 以及PCI-SIG SR-IOV参数
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双模式IP
实现所需的逻辑端口作为PCIe根组合体和终端,支持PCIe 3.1 以及PCI-SIG SR-IOV参数
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交换机端口IP
实现所需的上游或下游端口逻辑PCIe开关或桥,支持作为PCIe 3.1 参数
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从PCI Express到AHB桥
允许DesignWare PCIe端口逻辑到桥,到AMBA 2.0 AHB上总线
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从PCI Express到AXI桥
允许DesignWare PCIe端口逻辑到桥,到AMBA 3 AXI/4 AXI上总线
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单根I / O虚拟化IP
通过一个友好的用户应用软件接口和支持ASIC、FPGA技术的固定时间进行快递集成,轻松进行SoC设计
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PCle 3.1 PHY IP
多渠道,低功耗的PCle PHY IP是在8 Gbps上操作,支持了很多流程和铸造厂
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M-PCIe IP
可伸缩的控制器IP可以实现端口的逻辑,要求建立一个根端口,端点,双模式,或开关设备
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IP原型套件
加速PCle IP原型机,软件开发和集成


IP仿真器开发工具包
软件开发工具包为早期软件启动、调试和测试


接口IP子系统
可配置的,预验证的IP解决方案支持快速SoC整合
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验证 IP
VC VIP为PCIe作为根组合或端点,支持作为PC 4.0,3.1,2.1,1.1, PIPE, SerDes,所有流行的模拟器和M-PHY;它包括可选的基于源代码的测试套件和NVMe
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  • PCI Express 2.1
  • 完整的,基于硅验证的IP解决方案支持5GT/s PCle 2.1规格 

终端IP
实现所需的逻辑端口作为PCIe终端,支持PCIe 2.1 以及PCI-SIG SR-IOV参数
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根口端IP
实现所需的逻辑端口作为PCIe根组合体,支持PCIe 2.1 以及PCI-SIG SR-IOV参数
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双模式IP
实现所需的逻辑端口作为PCIe根组合体和终端,支持PCIe 2.1 以及PCI-SIG SR-IOV参数
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交换机端口IP
实现所需的上游或下游端口逻辑PCIe开关或桥,支持作为PCIe 2.1 参数
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从PCI Express到AHB桥
允许DesignWare PCIe端口逻辑到桥,到AMBA 2.0 AHB上总线
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从PCI Express到AXI桥
允许DesignWare PCIe端口逻辑到桥,到AMBA 3 AXI/4 AXI上总线
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单根I / O虚拟化IP
通过一个友好的用户应用软件接口和支持ASIC、FPGA技术的固定时间进行快递集成,轻松进行SoC设计
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PCle 2.1 PHY IP
多渠道,低BOM花费的PCle PHY IP是在5 Gbps上操作,支持了很多流程和铸造厂
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M-PCIe IP
可伸缩的控制器IP可以实现端口的逻辑,要求建立一个根端口,端点,双模式,或开关设备
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IP原型套件
加速PCle IP原型机,软件开发和集成
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IP仿真器开发工具包
软件开发工具包为早期软件启动、调试和测试


接口IP子系统
可配置的,预验证的IP解决方案支持快速SoC整合
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验证 IP
VC VIP为PCIe作为根组合或端点,支持作为PC 4.0,3.1,2.1,1.1, PIPE, SerDes,所有流行的模拟器和M-PHY;它包括可选的基于源代码的测试套件和NVMe
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  • PCI Express 1.1
  • 完整的,基于硅验证的IP解决方案支持2.5GT/s PCle 1.1规格 

终端IP
实现所需的逻辑端口作为PCIe终端,支持PCIe 1.1 以及PCI-SIG SR-IOV参数
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根口端IP
实现所需的逻辑端口作为PCIe根组合体,支持PCIe 1.1 以及PCI-SIG SR-IOV参数
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双模式IP
实现所需的逻辑端口作为PCIe根组合体和终端,支持PCIe 1.1 以及PCI-SIG SR-IOV参数
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交换机端口IP
实现所需的上游或下游端口逻辑PCIe开关或桥,支持作为PCIe 1.1 参数
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从PCI Express到AHB桥
允许DesignWare PCIe端口逻辑到桥,到AMBA 2.0 AHB上总线
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从PCI Express到AXI桥
允许DesignWare PCIe端口逻辑到桥,到AMBA 3 AXI/4 AXI上总线
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单根I / O虚拟化IP
通过一个友好的用户应用软件接口和支持ASIC、FPGA技术的固定时间进行快递集成,轻松进行SoC设计
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PCle 1.1 PHY IP
多渠道的PCle PHY IP是在2.5 Gbps上操作,支持了很多流程和铸造厂
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M-PCIe IP
可伸缩的控制器IP可以实现端口的逻辑,要求建立一个根端口,端点,双模式,或开关设备
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接口IP子系统
可配置的,预验证的IP解决方案支持快速SoC整合
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验证 IP
VC VIP为PCIe作为根组合或端点,支持作为PC 4.0,3.1,2.1,1.1, PIPE, SerDes,所有流行的模拟器和M-PHY;它包括可选的基于源代码的测试套件和NVMe
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  • M-PCIe
  • 支持PCIe 4.0,3.0, 2.1, 1.1, M-PCIe ECN和RIMM规范的可配置IP 

M-PCIe IP
可伸缩的控制器IP可以实现端口的逻辑,要求建立一个根端口,端点,双模式,或开关设备
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终端IP
实现所需的逻辑端口作为PCIe终端,支持PCIe 4.0,3.1,2.1和1.1,以及PCI-SIG SR-IOV参数
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根口端IP
实现所需的逻辑端口作为PCIe根组合体,支持PCIe 4.0,3.1,2.1和1.1,以及PCI-SIG SR-IOV参数
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双模式IP
实现所需的逻辑端口作为PCIe根组合体和终端,支持PCIe 4.0,3.1,2.1和1.1,以及PCI-SIG SR-IOV参数
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交换机端口IP
实现所需的上游或下游端口逻辑PCIe开关或桥,支持作为PCIe 4.0,3.1,2.1和1.1参数
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从PCI Express到AHB桥
允许DesignWare PCIe端口逻辑到桥,到AMBA 2.0 AHB上总线
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从PCI Express到AXI桥
允许DesignWare PCIe端口逻辑到桥,到AMBA 3 AXI/4 AXI上总线
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M-PHY IP
经过硅验证,低功耗的M-PHY IP,支持高速Gear3速率,以及先进制程工艺。
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验证 IP
VC VIP为PCIe作为根组合或端点,支持作为PC 4.0,3.1,2.1,1.1, PIPE, SerDes,所有流行的模拟器和M-PHY;它包括可选的基于源代码的测试套件和NVMe
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数字芯核 IP
  • 涵盖广泛的组合,包括端点、双模、根端口和 Switch
  • 硅验证;低延时和低门数
  • 支持 Agilent 和 PCI-SIG 协议测试卡
  • 在所有 PCI Express IP 提供商中拥有最大的安装量
PHY IP
  • 旨在整合上行和下行应用程序以及 PCI Express 桥和 Switch
  • 完全遵守 PCI Express 3.x (8 GT/s)、2.x (5.0 GT/s) 和 1.x (2.5 GT/s) 以及用于 PCIe 3.x(PIPE4 草稿 6)(8 位、16 位和 32 位)规范的 PHY 接口
  • 多级自适应连续时间线性等化器 (CTLE) 和决策反馈平衡调节算法 (DFE)
  • 功耗非常低,尺寸更小,可提供更小的晶粒面积,且抖动和灵敏度等性能均得以提升
验证 IP
  • 验证包括 PCI Express 端点、交换器和根控制器组件设备在内等数字芯核的所有拓扑结构配置
  • 内嵌错误注入和记分板加速用于测试设计
  • 支持被伪随机流量生成
  • 提供 PCI Express 传输的功能性覆盖率和 PCI Express 兼容性


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