DesignWare 接口和标准 IP 

常见协议的完整接口 IP 解决方案 

Synopsys 可以为设计人员提供一整套经过硅验证的 IP 解决方案,专门针对 PCI Express USB、DDR、SATA、HDMI、MIPI 和以太网等被广泛应用的接口。 通过大力开发高质量 IP,设计人员可以确保 IP 与 SoC 成功交互和集成,从而降低风险,加快上市速度。

数以千计的客户信赖DesignWare IP在其SoCs设计。了解为什么Synopsys是他们值得信赖的IP合作伙伴

  • 产品
 
  • AMBA
  • 全面的 AMBA 2.0, AMBA 3 AXI 和 AMBA 4 AXI协议 IP 解决方案more

基础架构/结构
针对 AMBA® 互联的 DesignWare IP 解决方案包括可综合 IP、验证 IP 和子系统自动组装法。


AHB DMA控制器
高度优化的集中式 AHB DMA 控制器支持多达 8 个通道,每个通道都配有专门的通道缓冲器。


可综合的AXI DMA控制器
高度集中优化的AXI DMA控制器可以配置高达8个通道,可以支持广泛应用。


APB 通用外设
凭借高度可配置的 APB 通用外设,设计人员可以灵活定制组件,以满足特定的设计要求。


APB 高级外设
凭借高度可配置的 APB 高级外设,设计人员可以灵活定制组件,以满足特定的设计要求。


验证 IP
AMBA VIP支持AMBA AXI4, ACE, AXI3 AHB 以及 APB,这个VIP是基于Synopsys systemverilog UVM架构并且支持所有主流仿真器。

  • DDR
  • 最高达 3200 Mbps 的 DDR4/3/2 全套 LPDDR4/3/2 IP 解决方案more

DDR 完整解决方案
完整 DDR IP 解决方案包括协议和存储器控制器、物理层 (PHY) IP 和验证 IP
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增强版的通用 DDR 控制器
DDR 存储器和协议控制器 IP 支持 DDR4、DDR3/3L/3U、DDR2、Mobile DDR、LPDDR4、LPDDR3 以及 LPDDR2
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基础版通用 DDR 控制器
DDR 存储器和协议控制器 IP 支持 DDR3/3L/3U、DDR2、Mobile DDR、LPDDR 以及 LPDDR2
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DDR4/3 PHY
支持高达3200Mbps的DDR4/DDR3/DDR3L并内嵌校准处理器
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DDR4 multiPHY
支持高达 2400 Mbps 的 DDR4 和 DDR3/3L/3U,以及高达 1600 Mbps 的 LPDDR3/2
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LPDDR4 multiPHY
支持LPDDR4,LPDDR3,DDR4,DDR3/3L/3U多种SDRAM类型,速率最高支持3200Mbps
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Gen 2 DDR multiPHY
支持高达 1600 Mbps 的 LPDDR3/2,以及高达 2133 Mbps 的 DDR3/3L/3U
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DDR multiPHY
支持 LPDDR2、Mobile DDR、DDR3/3L/3U 和 DDR2 以及高达 1066 Mbps
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DDR3/2 SDRAM PHY
支持高达 2133 Mbps 的 DDR3/3L 和 DDR2
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DDR2/3-Lite/mDDR SDRAM PHY
支持高达 1066Mbps 的 DDR3、DDR2 和 LPDDR
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IP 原型设计套件
基于HAPS-DX FPGA原型系统参考设计加速DDR3和LPDDR3/2 IP 开发
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  • 以太网
  • 经过广泛硅验证的,符合标准的以太网解决方案more

企业级MAC IP
高性能,高能效并符合IEEE 802联盟规范的可配置1G/10G/25G/40G/50G/100G以太网MAC IP
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以太网XGMAC IP
符合IEEE802联盟规范的可配置1G/2.5G/5G/10G以太网XGMAC IP
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以太网GMAC IP
符合IEEE802规范的可配置10/100/1G通用MAC控制器IP,由GMAC,MTL和MDC组成
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以太网MAC IP
符合IEEE802规范的可配置10/100通用MAC控制器IP,由GMAC,MTL和MDC组成
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企业级PCS IP
高性能,高能效并符合IEEE 802联盟规范的可配置1G/10G/25G/40G/50G/100G以太网PCS IP
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以太网PCS IP
高性能,高能效并符合IEEE 802联盟规范的可配置1G/2.5G/5G/10G以太网PCS 控制器IP
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以太网服务质量(QoS)IP
符合多IEEE规范并通过ASIL B认证,适用于对时间敏感以太网应用的可配置10M/100M/10G MAC IP.
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多协议16G PHY IP
1.25-16 GbpsPHY支持以太网40/10GBASE-KR / KR4 PHY,10 GBASE-KX4 / XAUI 1000 BASE-KX / SGMII等等
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XAUI PHY IP
支持10G以太网标准并在大范围工艺节点可用的PHY IP
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IP原型设计套件
使用参考设计,基于FPGA的HAPS-DX原型设计系统和ARC软件开发平台来加速以太网IP原型验证,软件开发和系统集成.
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IP虚拟开发套件
面向早期软件开发,调试和测试的软件开发套件


接口IP子系统
面向快速SoC集成的可配置、预验证的IP解决方案
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验证 IP
验证从10M/100M/1G直到100G的MAC及PHY接口
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  • HDMI
  • 经过硅验证的 HDMI 2.0, 1.4 and 1.3 TX 及 RX 解决方案: 控制器和 PHYmore

HDMI 2.0 变送器 (TX)
The HDMI 2.0 TX interface comprises Controller IP, PHY IP, software, and Linux drivers to perform the serialization and transmission of audio, video, and control information.
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HDMI 2.0 接收器 (RX)
The HDMI 2.0 RX interface comprises Controller IP, PHY IP, software, and Linux drivers to perform the serialization and reception of audio, video, and control information.
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HDMI 1.4 变送器 (TX)
HDMI 1.4 TX 接口由控制器和 PHY 组成,用来串行化和传送通过 HDMI 接口的视频、音频及控制信息。
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HDMI 1.4 接收器 (RX)
HDMI 1.4 RX 接口由控制器和 PHY 组成,用来串行化和传送通过 HDMI 接口的视频、音频及控制信息。
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IP 原型设计套件
加速HDMI IP原型设计、软件开发和集成


IP虚拟开发工具套件
软件开发工具套件支持早期软件开发、调试和测试


接口IP子系统
可配置,预验证的IP解决方案支持快速SoC集成
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验证IP
HDMI 2.0,1.4,1.3接口的快速验证
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  • JPEG
  • 针对图片压缩和解压缩的多媒体 IP 解决方案more

 
根据 ISO/IEC 10918-1 标准中阐明的 JPEG 基线算法,CODEC 可以编码和解码多达四种彩色的静止或移动图像数据。
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  • MIPI
  • 全面经过硅验证的MIPI IP解决方案more

CSI-2 主机控制器 IP
可综合的CSI2主机和设备控制器实现了应用处理器或图像处理器和摄像头传感器之间的高速串行接口
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DSI 主机控制器 IP
可综合的DSI主机和设备控制器实现了应用处理器和显示处理器之间的高速串行接口
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I3C 控制器 IP
控制器IP为多传感器的整合提供了高带宽和可扩展性
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UFS 主机控制器 IP
高性能串行接口支持通用闪存IP(UFS),UFS主机控制器接口(UFSHCI)规范以及UFS卡
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UniPro 控制器 IP
可配置,可综合的控制器 IP支持JEDEC UFS, MIPI CSI-3, DSI 及 Google ARA UniPort-M协议


SD/eMMC 主机控制器 IP
高性能、低功耗控制器IP符合最新SD,SDIO和eMMC规格
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D-PHY IP
高性能,低功耗的D-PHY IP,最多支持 4 路串行通道,支持先进工艺技术
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M-PHY IP
经过硅验证,支持先进工艺节点下高速Gear3速率的低功耗的PHY IP
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IP原型套件
加速MIPI DSI和CSI-2 IP以及JEDEC UFS IP原型机,软件开发和集成


IP仿真器开发套件
软件开发套件支持早期软件开发、调试和测试。


接口 IP子系统
可配置,经过预先验证的IP解决方案,支持快速SoC整合
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验证IP
验证MIPIUFS, SDeMMC接口


SD/eMMC
专为低功耗,高性能进行优化,支持SD,SDIO以及eMMC规范
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UFS
符合 JEDEC UFS 架构规范 (UFS) 和 JEDEC UFSHCI 的移动存储串联接口
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UniPro
符合 MIPI UniPro v1.60,支持配置成用于 JEDEC UFS、MIPI CSI-3 和 MIPI DSI-2 以及Google ARA UniPort-M的主机和设备
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M-PHY
可扩展、低功耗、低延时和结构紧凑的MIPI解决方案,支持 LLI、SSIC 、M-PCIe、UFS和DigRFv4协议
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Multi-Protocol 25G PHY IP
1.25 to 16Gbps PHY supporting PCIe 4.0, SATA 6G and more
PDFDesignWare Multi-Protocol 25G PHY IP Datasheet (PDF)


多协议16G PHY IP
1.25-16 Gbps PHY支持 PCIe 4.0、 SATA 6 G、 以太网 40/10GBASE-KR/KR4、 10GBASE-KX4/XAUI,1000BASE-KX/SGMII 等等
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Multi-Protocol 10G PHY IP
1.25 to 10Gbps PHY supporting PCIe 3.1, SATA 6G, SGMII and more
PDFDesignWare Multi-Protocol 10G PHY IP Datasheet (PDF)


Multi-Protocol 6G PHY IP
1.25 to 6.25Gbps PHY supporting PCIe 2.0, SATA 6G and more
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  • PCI Express
  • 经过硅验证的全套 PCI Express 3.0、2.1 和 1.1 IP 解决方案more

终端IP
实现所需的逻辑端口作为PCIe终端,支持PCIe 4.0,3.1,2.1和1.1,以及PCI-SIG SR-IOV参数
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根口端IP
实现所需的逻辑端口作为PCIe根组合体,支持PCIe 4.0,3.1,2.1和1.1,以及PCI-SIG SR-IOV参数
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双模式IP
实现所需的逻辑端口作为PCIe根组合体和终端,支持PCIe 4.0,3.1,2.1和1.1,以及PCI-SIG SR-IOV参数
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交换机端口IP
实现所需的上游或下游端口逻辑PCIe开关或桥,支持作为PCIe 4.0,3.1,2.1和1.1参数
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从PCI Express到AHB桥
允许DesignWare PCIe端口逻辑到桥,到AMBA 2.0 AHB上总线
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从PCI Express到AXI桥
允许DesignWare PCIe端口逻辑到桥,到AMBA 3 AXI/4 AXI上总线
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单根I / O虚拟化IP
通过一个友好的用户应用软件接口和支持ASIC、FPGA技术的固定时间进行快递集成,轻松进行SoC设计
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PCIe 4.0 PHY IP
多渠道,高效能的PCle PHY IP是在16 Gbps上操作,支持了很多流程和铸造厂
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PCle 3.1 PHY IP
多渠道,低功耗的PCle PHY IP是在8 Gbps上操作,支持了很多流程和铸造厂
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PCle 2.1 PHY IP
多渠道,低BOM花费的PCle PHY IP是在5 Gbps上操作,支持了很多流程和铸造厂
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PCle 1.1 PHY IP
多渠道的PCle PHY IP是在2.5 Gbps上操作,支持了很多流程和铸造厂
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IP 原型设计套件
加速PCle IP原型机,软件开发和集成


IP仿真器开发工具包
软件开发工具包为早期软件启动、调试和测试


接口IP子系统
可配置的,预验证的IP解决方案支持快速SoC整合
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验证IP
VC VIP为PCIe作为根组合或端点,支持作为PC 4.0,3.1,2.1,1.1, PIPE, SerDes,所有流行的模拟器和M-PHY;它包括可选的基于源代码的测试套件和NVMe
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PCI
PCI IP 支持 PCI 总线或应用程序接口上的 32 位或 64 位总线通路,符合 PCI 2.3 规范。
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PCI-X
该 IP 支持 32 位或 64 位 PCI-X 总线通路,符合 PCI-X 2.0(模式 1),也被称为 1.0a 和 PCI 2.3 规范。
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验证 IP
DesignWare 验证 IP 可以在设计架构周围,创建一个虚拟的 PCI 或 PCI-X 系统,从而快速和高效地生成测试环境和激励。
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  • SATA
  • 全套兼容的 SATA IP 解决方案: 设备、主机、PHY、验证 IPmore

SATA 全套解决方案
全面的 SATA IP 解决方案包括主机、设备、PHY 和验证 IP。
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企业版12G PHY
经过硅验证的PHY 支持SATA 6G
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SATA PHY
该 PHY 功耗低、面积小,在时钟抖动和接收灵敏度等关键性能方面,远远超过了协议的电气规范。
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验证 IP
SATA VIP能够支持SATA设备或主机的功能,并且支持SATA Gen1,Gen2,Gen3最高6Gbps速率,并支持所有主流仿真器。
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  • USB
  • 经过硅验证的全套 USB IP 解决方案:控制器、PHY 和验证 IPmore

USB 全套解决方案
完整的IP解决方案,包括控制器、PHY IP,验证IP,以及可以实现USB Type-C、超高速USB3.1、USB3.0、SSIC、HSIC、USB2.0,LPM-HSIC的原型机和软件开发平台
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USB-C 3.1/ 显示接口 1.3 TX IP
USB-C 3.1/DisplayPort 1.3物理层,支持HDCP2.2 内容保护的USB-C 3.1/DisplayPort 1.3控制器,验证IP,IP子系统,IP原型开发套件,IP软件开发套件
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USB-C/USB 3.1 PHY
支持Type-C的USB-C 3.1以及普通USB3.1 PHY IP,支持USB设备和主机的SOC集成应用
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USB 3.0双极性设备
兼容USB3.0协议的IP可以实现主机以及设备的应用形式。支持超高速、高速、全速以及低速等各种不同速率,并且支持SSIC、HSIC以及OTG功能


USB3.1 控制器
设备,xHCI主机以及双极性设备控制器IP
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支持xHCI的USB3.0主机控制器
兼容USB3.0协议的主机控制器IP。支持超高速、高速、全速以及低速等各种不同速率,并且支持SSIC、HSIC应用


USB3.0设备控制器
兼容USB3.0协议的设备控制器IP。支持超高速和高速2种不同速率,并且支持SSIC、HSIC应用


USB-C/USB 3.0 PHY
支持Type-C的USB-C3.0 PHY,兼容USB3.0协议的PHY IP,用于集成在SOC中,实现USB3.0主机及设备的应用


USB-C/USB 3.0 femtoPHY
支持完整的USB3.0实现(超高速,高速,全速以及低速),比标准的USB3.0 PHY的面积缩减50%
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IoT USB Type-C 2.0解决方案
控制器和PHYs优化支持节能物联网优势应用。
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USB 2.0 HS OTG
该 IP 是标准的高速两用设备 (DRD),可以配置成 USB 2.0 的外设或是 USB 2.0 主机应用
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USB 2.0 EHCI 主机
符合 USB 2.0 增强型主机控制器接口 (EHCI) 和 USB 1.1 开放式主机控制器接口 (OHCI) 1.0 的规范
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USB 2.0 设备
符合 USB 2.0 规范。 该 IP 支持高速 (480-Mbps)、全速 (12 Mbps) 和低速 (1.5 Mbps) 设备以及 USB 2.0 UTMI 接口规范
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USB 2.0 PHY
兼容USB2.0协议的PHY IP可以支持Type-C的应用,用于集成在SOC中,实现USB2.0主机及设备的应用


USB 2.0 femtoPHY
支持Type-C的完整USB2.0实现(高速,全速以及低速),比标准的USB2.0 PHY的面积缩减50%
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USB 2.0 picoPHY
USB 2.0 picoPHY 支持电池充电 v1.1 和 OTG 2.0 规范,支持Type-C,满足低功耗和小面积的设计需求
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USB 2.0 nanoPHY
符合 USB 2.0 规范。 USB 2.0 nanoPHY 专门针对领先的 45nm、55nm和 65nm 低功耗 数字逻辑工艺
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USB 2.0 LPM-HSIC PHY
符合 USB 2.0 规范。 该 IP 支持 1.2V LVCMOS 信号,集成包括发送器、接收器、数字逻辑、ESD 和 480 Hz PLL
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USB 1.1 主机
USB 1.1 主机符合 USB 1.1 规范。 该 IP 支持全速和低速设备,符合 USB 2.0 和开放式 HCI 1.0 规范。
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USB 1.1 设备
USB 1.1 设备符合 USB 1.1 规范。 该 IP 支持全速和低速设备。


USB 1.1 集线器
USB 1.1 集线器符合 USB 1.1 规范。 该 IP 支持下行端口连接低速和全速设备
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IP 原型设计套件
基于HAPS-DX FPGA原型系统的参考设计加速USB3.1和USB3.0 IP 开发


验证 IP
USB VIP能够支持USB 3.1,3.0,2.0以及OTG,并且支持主机,设备或集线器功能使用。这个VIP是基于Synopsys systemverilog UVM架构并且支持所有主流仿真器。
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包含验证过的参考设计预先导入到HAPS-DX原型系统, 一个PHY子板和一套能在Linux下运行的虚拟物理软件平台和参考驱动


 
包含能够配置的Design Ware IP模型在一个多核ARM Cortex-A57系统中的参考设计和linux驱动设计


 
用可配置可定制的子系统能够加速SoC设计同时减少风险和产品上市时间