RTL合成とテスト 

Design Compiler®によるデザイン・イノベーションの加速 

シノプシスのGalaxy Implementation Platformに含まれるDesign Compilerファミリーは、RTL合成とテストのための完全なソリューションセットで、生産性を最大に向上させます。Design Compiler Graphicalは、プロセスノードに関わらず、最先端の最適化とIC Compiler配置配線ツールとの共通のテクノロジを用いてユーザの最も困難な設計に最高品質の結果をもたらします。また、RTL設計者が配線混雑を予測、目で確かめ、軽減することを可能にし、フィジカル設計の前にフロアプランのエクスプロレーションを行います。Design Compiler Graphicalはまた、IC Compilerのためのフィジカル・ガイダンスを生成し、タイミングと面積の相関性を高めつつ、配置の実行速度を短縮します。Design Compiler Graphicalは、タイミング、エリア、パワー、テスト性をコンカレントに最適化するDesign Compiler Ultra合成の上に構築されており、またトポグラフィカルのテクノロジも備えており、コスト高につく設計の繰り返しを防ぎます。DC Exploreは、設計初期段階でRTLとフロアプランのエクスプロレーション(検討)を行い、高品質のRTLと制約の開発を加速し、結果的に合成と配置/配線を高速化します。

Design Compilerファミリにはまた、高品質の製造テストおよび試作チップへの高速でコスト効率の高いパスを提供する合成ベースのテストソリューション、ローパワーの合成および最適化を実現するPowerCompiler、等価検証ツールFormality、合成用IPのための比類ない種類を取り揃えたDesignWareライブラリがあります。この実績ある優れたソリューションは統合され、業界最高レベルのスピードと予測性を備えたRTLからGDSIIまでのフローを実現します。

 
  • DC Explorer
  • 設計初期段階でのRTLエクスプロレーションによる合成と配置配線の迅速化more

  • DC Ultra
  • タイミング、面積、パワー、テスト性のコンカレントな最適化more


  • Power Compiler
  • ローパワー合成と最適化のための包括的なソリューション more


 
合成ベースのテストとデザイン重視の歩留り解析


 
シノプシスは、SoCデザイン向けの高品質でシリコン実証済みのデジタル、ミックスドシグナル、検証IPの広範なポートフォリオを用意しています。



  • GenSys
  • RTLの再構築とデザインアセンブリmore

主な利点

インプリメンテーション・フロー全体の期間を短縮する高度な合成テクノロジ
  • フィジカル・インプリメンテーションのより優れたスタートポイントとなり、フロー全体の期間を短縮
  • 設計初期段階でのRTLエクスプロレーションにより高品質なRTLと制約の開発期間を短縮し、インプリメンテーションを迅速化
  • タイミング、面積、消費電力の最適化結果をIC Compilerの5%以内の精度で相関することにより、設計のやり直しを削減
  • IC Compilerに対するフィジカル・ガイダンスにより相関性が向上し、配置の実行速度が1.5倍短縮
  • プッシュボタン方式のフロアプラン検討により、デザイン収束までの期間を短縮
  • クアッドコア・サーバ上での実行速度を高速化
  • 混雑度予測により、配置/配線の前に配線の可不可を明確化
  • フィジカル・ビジュアライゼーションにより、レイアウトの問題を早期段階で検出およびデバッグ
  • Formalityによるシームレスなフォーマル検証
  • タイミング・サインオフのための業界標準、PrimeTime®との高い相関性

タイミング、面積、消費電力に関する最高の結果品質(QoR)
  • 最先端のタイミング、消費電力、面積最適化
  • 配線混雑を軽減するための特殊な最適化機能
  • コンカレントなマルチコーナー、マルチモード(MCMM)合成
  • ローパワー設計のための包括的なパワー・マネージメント・ソリューション
  • DesignWareにより業界最大のIPの品揃えにアクセス

合成ベースのテストとデザイン重視の歩留り解析
  • DFTからATPGまで、および故障診断から歩留り解析まで、完全に統合されたフロー
  • 設計サイクルの短縮、生産性向上、タイミングおよび面積とフィジカル結果との高度な相関性
  • テスト実行時間とテストデータ量を大幅に削減することにより、製造コストを削減
  • ピン制限デザインに対してシングル・スキャンチャネルでも高い圧縮を提供
  • 高いテスト品質を維持し、ローパワー設計での歩留り損失を削減するためのパワーを考慮したテスト
  • 広範なアットスピード・テストのサポートと先進的な故障モデルにより、きわめて高いテスト品質を確保
  • IEEE 1149.1バウンダリスキャン設計のインプリメンテーションと検証
  • 拡張性の高い組み込みメモリのテスト、修正、デバッグ


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