フィジカル・インプリメンテーション 

包括的なフィジカル設計ソリューション 

Galaxy™デザイン・プラットフォーム内のフィジカル・インプリメンテーションには、業界をリードし実チップで実績のあるソリューション、IC CompilerとIC Compiler IIが用意されています。 IC Compiler IIは、全てのプロセスノードに対応して10倍の処理能力を可能にするNetlist-to-GDSIIシステムです。ゼロから開発された構造が比類なきスケーラビリティを実現し、IC Compiler IIは、コンパクト・データモデル、シングルタイマー・エンジンを備えた、全く新しいツール基本構造を特長としています。ネイティブ・マルチコア、ネイティブ多電源、ネイティブ多階層のサポートといったIC Compiler IIの革新的テクノロジが、フラット、階層を問わずあらゆる規模のデザインに恩恵を与えます。

 

 
10倍のスループットとより高いQoRを実現するネットリストからGDSIIまでのインプリメンテーション・システム
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主流および先端プロセスの配置配線システム
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主な利点
  • 最高のQoRとTTR(結果達成までの期間)の達成を可能にする完全なNetlist-to-GDSIIソリューション
  • 現在主流のテクノロジで高い設計スループットを実現
  • 最先端のシリコン・テクノロジでも高い性能を実現
  • タイミング、面積、パワー、シグナルインテグリティ、配線容易性、歩留りの目標値を満たす包括的な最適化機能
  • インプリメンテーション工程における高い結果予測性
  • ゴールデン・サインオフ・ソリューション、 PrimeTime SIおよびStarRCの解析結果との高い相関性を提供
  • 多電源設計、MTCMOS、リークパワーおよびダイナミックパワーの最適化、ローパワーCTSのサポートを含む包括的なローパワー機能
  • 45nm以下で実証済み
  • 階層デザインとフラットデザインのコンカレントなデザインプランニング・ソリューション
  • 配線速度が10倍向上するZrouteマルチスレッドテクノロジは、コンカレントDFM最適化を実現し、最先端の配線ルールをサポート
  • 配線可能な最小のダイサイズを可能にするMinChip自動化テクノロジ
  • DFT CompilerおよびDFT MAXの機能を用いたフィジカル・テスト最適化フローをサポート
  • 高機能なGUIによる優れた操作性とTclによるスループット向上
  • 業界標準の入出力インターフェイスをサポート


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