VC LP

VC LP

ローパワー・サインオフとスタティック検証

モバイル機器からサーバー、ネットワーク機器まで、現在の電子機器製品はほとんどが高度なパワー・マネジメントへの対応を求められており、多くのSoCデザインがローパワー設計手法を採用するようになっています。パワー・ゲーティング、リテンション、低VDDスタンバイ、DVS(Dynamic Voltage Scaling)など、電圧制御によってきめ細やかなパワー・マネジメントを実現する高度なローパワー手法の採用が拡大しています。しかしローパワー・デザインは通常の常時オンのデザインとはアーキテクチャや動作が異なるため、ローパワーの検証とサインオフは指数関数的に複雑になります。シノプシスのスタティック・ローパワー検証ソリューション VC LPは、400を超えるチェック機能とローパワー・スタティック・サインオフ達成に必要なフルチップの検証容量と性能を備えています。

機能と利点


VC LPはRTLはもちろん、合成後ならびに配置・配線後にも実行でき、ローパワー設計のバグを従来の手法より早期かつ迅速に特定できます。ローパワー設計手法では、設計フローのさまざまな工程で新しいデザイン要素が追加されます。ローパワー設計の原則に違反したアーキテクチャ設計上のバグは、RTLでも存在することがあります。通常、アイソレーション・セルは自動的に合成されます。合成完了後にリテンション・レジスタ接続を検証した後、配置配線後にも再度検証する必要があります。マルチVDDデザインでは、電源ピンとグランド・ピンを所定の電源レールに適切に接続する必要があります。そのためこれらすべてのケースでインプリメンテーションとビヘイビアの正しさを正確に検証するには、ローパワー・スタティック・チェックは設計フローのあらゆる工程を網羅して動作する必要があります。VC LPはこれを実現するために包括的なチェック機能を提供します。
 
  • ローパワー設計意図の整合性チェック: UPF(Unified Power Format)に対してシンタックスとセマンティクスのチェックを実行し、インプリメンテーション前にUPFの整合性を確認します。間違ったローパワー設計意図は、結果として間違ったローパワー設計のインプリメンテーションに繋がります。
  • アーキテクチャ・チェック: パワー・アーキテクチャのルールに違反している信号をRTLでグローバルにチェックします。VC LPはデザイン全体を検証し、各種電力モードにおけるデザイン内の重要な信号ネットワークをチェックします。これらのチェックにより、機能上の不具合の原因となるコネクティビティ関連のバグを設計サイクルの早期段階で見つけることができます。
  • 構造チェックとパワー/グランド(PG)チェック: アイソレーション・セル、パワー・スイッチ、レベル・シフタ、リテンション・レジスタ、常時オン・セルの挿入と接続を、合成から配置配線までインプリメンテーション・フロー全体にわたってチェックします。
  • 機能チェック: アイソレーション・セルとパワー・スイッチの機能的な正しさをチェックします。VC LPは、業界標準のIEEE 1801 UPFで記述したローパワー設計意図をきわめて正確にサポートしており、量産実績も豊富です。
     

さらに、違反の分析/デバッグ/修正は、設計者がローパワー設計のバグを早期かつ効果的に排除できるよう、簡単かつ効率的に実行できなければなりません。

 

  • 階層型のパワー・ステート解析: 多数のパワー・ドメインを含むデザインでは、階層型パワー・ステート・テーブルの自動導出機能が役立ちます。VC LPはローパワー設計意図を理解し、多数のパワー・ステートを種類別に分類してごくわずかなパワー・ステートに落とし込みます。このため、すべてのパワー・ステート、遷移、シーケンスを指定して検証する手間が省けます。
  • 複雑なパワー・ステート・テーブルのデバッグ: 階層型パワー・ステート解析と関連して、VC LPには生成された複雑なパワー・ステート・テーブルをユーザーが理解し、必要に応じてデバッグもできる機能があります
  • Verdiをベースにした強力なデバッグ: VC LPでは、使い易く直感的なVerdiパワー・アウェア・デバッグ環境を用いてローパワー違反を可視化/解析/デバッグすることが可能です