全芯片ESD工具为复杂SoC提供超强保护力！让芯片不再被“电”

据统计，超过30%的半导体故障是由静电放电（ESD）造成的。根据美国ESD协会的定义，ESD是指“由高静电场引起的静电电荷快速、自发转移”。ESD会扰乱电子系统的正常运行，导致设备发生故障。ESD引起的损坏情况有很多，从泄漏、短路到结和金属化烧毁、栅极氧化物破裂、电阻-金属接口劣化等，不一而足。在现实生活中，ESD引起的芯片故障示例包括：智能手机漏电、健身追踪器屏幕闪烁，或自动紧急制动系统失灵。

为了尽可能地降低ESD的影响，半导体公司在芯片中集成了保护器件或电路。这些元器件的功能实际上就是为了形成低电阻率放电电流路径，从而防止内部电路以及保护元件本身在ESD事件期间受到损坏。如果实施得当，保护元件能够提供很好的保护效果，但要如何在最新的工艺节点上进行抗ESD的硅片设计，这也变得越来越有挑战性。事实上，单片式片上系统（SoC）中封装了数十亿个电路，供ESD保护元件使用的区域非常有限，而且这些元件需要经过精心的布置和验证。此外，在Multi-Die系统中，处理器、存储器和互连之间还存在复杂的热电相互作用，进而会产生一系列新的ESD问题。

本文将进一步讨论不断演化的ESD挑战如何促使半导体公司利用新一代全芯片设计工具来增强传统的静态检查器，从而快速分析芯片并仿真数百万种瞬态ESD电涌。

设计具有ESD保护的芯片

在集成电路（IC）中，ESD事件通常会感应产生0.1-10 A的电流，并耗散大约10-100 W的能量。为了尽可能地降低或消除静电放电的影响，首先第一步便是设计出耐静电放电的产品和组件。

绝缘材料具有至少1.0 x 1011Ω的表面电阻或体积电阻，有助于防止和限制电子流动。耗散材料则可在绝缘材料和导电材料之间提供电阻。根据ESD协会的规定，这些耗散材料的表面电阻应大于或等于1.0 x 104Ω，小于1.0 x 1011Ω，或者体积电阻大于或等于1.0 x 104Ω，小于1.0 x 1011Ω。

除了绝缘材料和耗散材料之外，片上ESD保护结构也发挥着重要作用。保护结构提供安全的ESD放电路径（放电到接地母线/地轨），从而保护核心电路的输入、输出和电源引脚。在系统正常运行期间，这些保护结构通常处于不活动状态。发生ESD事件时，保护电路会将引脚箝位至低电压，并在释放过量电流后关断。

从ESD保护二极管到可控硅整流器

用于构建保护箝位的器件主要有以下三种：

• 二极管：二极管结构简单，满足低压ESD应用的关键要求。正向偏置时，二极管具有低导通电压和低导通电阻，能够处理高ESD电流，被认为是最有效的保护元件之一。然而，在反向偏置条件下，二极管具有高导通电压、高导通电阻和低电流处理能力。
• 栅极接地N沟道MOSFET：栅极接地N沟道MOSFET（GGNMOS）通常用于保护基于CMOS的设计。尽管GGNMOS在结构和操作上与常规MOS相似，但为了尽可能地提高ESD性能，布局技术会有所不同。GGNMOS器件可以在主动模式或急速返回（snapback）模式下运行，其中急速返回模式是最常见和最有效的模式。
• 可控硅整流器：可控硅整流器（SCR）采用双极传导机制，常被评为最高效、最鲁棒的ESD保护器件。尽管SCR很容易“闩锁”，即在ESD事件结束后传导电流，但通过优化芯片设计可以有效弥补这一缺点。

验证芯片对瞬态ESD电涌的承受能力

半导体公司使用多种器件级标准来验证芯片对瞬态ESD电涌的承受能力，包括人体模型（HBM）和充电器件模型（CDM）。根据ESD协会的定义，HBM代表从站立人体的指尖传递到器件的放电情况。HBM通常以100 pF电容为模型，由高压电源通过高欧姆电阻（通常为兆欧级）充电，随后通过开关元件和1.5 kW（1,500Ω）串联电阻放电。标准HBM波形包括2-10 ns的上升时间、0.67 A/kV的峰值电流以及宽度为200 ns的双指数衰减。

CDM事件则指带电器件接触接地物体时的放电情况。具体来说，器件是电荷源，通过接地体放电。CDM测试步骤包括：将器件放在场板上，使引线朝上，然后给器件充电再放电。所有引脚都被同等对待，并在正充电和负充电后放电。CDM事件是现代电路中ESD故障的主要原因。尽管放电持续时间通常不到1ns，但峰值电流可能达到数十安培，从而导致显著压降和介质击穿。

全面的全芯片ESD分析

半导体公司发现，定期执行CDM测试并获得一致的结果变得越来越困难。由于CDM直接受环境影响，因此需要精确的芯片和封装基板数据，才能准确定义仿真变量。然而，获取这些数据并进行仿真比以往任何时候都更具挑战性，因为高密度的单片SoC通常包含数十亿个电路，而新的Multi-Die系统在单个封装中的多个芯片之间引入了复杂的热电相互作用。

事实上，ESD故障可能发生在金属互连、ESD器件本身以及ESD器件要保护的核心器件上。虽然金属互连是ESD放电路径的关键要素，但对它们的评估通常是手动进行的，或是使用非专用的工具来完成，这些工具无法独立地对大型复杂芯片或Multi-Die系统中的CDM电流进行仿真。因此，半导体公司现在利用全芯片ESD工具来验证互连、ESD器件和核心器件能否承受HBM和CDM事件。

全芯片ESD工具可以突出显示有风险的设计，精确定位易受影响的器件，并自动生成电流密度违规和高电阻路径的报告。此外，全芯片ESD工具可以对整个芯片和封装进行瞬态仿真，帮助分析所有的互连以及保护元器件，包括感应器、电感和电容。全芯片ESD工具还可以对电路布局验证（LVS）前后的干净布局进行分析，从而快速识别和纠正潜在问题。最后，层次化调试可以从宏观和微观角度审视芯片设计，给出关于ESD问题的精细洞察。

结语

ESD事件导致了超过三分之一的半导体故障，因而我们需要尽可能地降低ESD影响。为此，芯片开发者在芯片中集成了保护器件和电路，以形成低电阻率放电电流路径。虽然保护元件在实施得当时效果非常好，但随着高密度SoC中封装的电路数量达到数十亿，而Multi-Die系统又会引入新的ESD问题，因此在采用先进制程工艺的芯片中，ESD保护设计变得越来越具挑战性。为了准确验证互连、ESD器件和核心器件对HBM和CDM事件的承受能力，半导体公司需要专用的ESD工具来全面分析所有互连和元器件，同时对整个芯片和封装进行瞬态仿真。