「ライブラリ・キャラクタライゼーション 」とは何ですか？

デジタルライブラリ・キャラクタライゼーション の場合、ビューの一部は通常、設計によって提供されますが、その他は導出する必要があります。例えば、NANDゲートの論理関数は「!(A & B)」と定義できます。原則として、技術や設計目標に応じて、いくつかの追加の仮定や制約を用いることで、この式から他のすべてのビューを導出することができます。 組み合わせ回路セルのネットリストは、アルゴリズムを用いて生成することができます。このネットリストを基にレイアウトが作成され、それを用いてセル内の寄生容量や寄生抵抗を抽出することができます。こうして得られたトランジスタと寄生要素を含むネットリストは、さらに、セルのタイミング、消費電力、およびノイズ特性に関する抽象的な記述を得るために利用することができます。

タイミングや消費電力の数値を導き出す方法の一つは、トランジスタのネットリストをシミュレーションすることです。しかし、セルの挙動はプロセス、電圧、温度（PVT）、入力波形、出力負荷などの他の要因に大きく左右されるため、1回のシミュレーションだけでは不十分です。一般的なアプローチとして、PVT条件の最良条件と最悪条件を検討することが挙げられます。 これにより、セルの挙動の下限と上限を予測することが可能となり、これは設計全体の機能性を確保する上で重要です。 さらに、セルは、十分に広い範囲の入力エッジレートおよび出力負荷について特性評価を行う必要があります。例えば、セルは、入力エッジレートと出力負荷が可変である2次元グリッド上で特性評価を行うことができます（非線形遅延モデル）。グリッド点が適切に選択されていれば、グリッド点間の挙動は線形補間によって近似することができます。

Cellライブラリ・キャラクタライゼーション は通常、SPICE 回路および SPICE テクノロジーモデルとして抽出されたセル設計を受け入れます。この特性評価ツールは、この情報を分析して以下の処理を行います：

1. セルの機能を取得する
2. 特性評価用デッキを作成するための刺激を生成する
3. 回路シミュレータを使用してデッキをシミュレートする
4. シミュレーションの出力を収集する
5. このデータを、Liberty™、Verilog、IBISなどの標準モデルに書き込んでください

ライブラリ・キャラクタライゼーション 設計時間を短縮しつつ、より高い電力・性能・面積（PPA）指標の達成を目指す取り組みにおいて、重要な役割を果たしています。 チップ面積の大部分は、デジタルロジック、メモリ、I/O、およびカスタムIPで構成されており、これらは、ライブラリ・キャラクタライゼーション から派生したLiberty モデルを使用する、スタティックタイミング解析 ベースのデジタル設計手法によって設計・実装されています。したがって、想定されるすべてのPVT条件にわたってライブラリを効率的かつ正確に特性評価する能力は、フルチップまたはブロックレベルの設計フローにとって不可欠な要件となります。Cellライブラリ・キャラクタライゼーション は、以下の出力を生成します：

Verilog

Verilogモデルは、主にレジスタ転送レベルの抽象度におけるデジタル回路の設計および検証に使用されます。これらのVerilogモデルは、さらにゲートレベルのネットリストへと合成されます。

IBIS

IBISは、デジタルICのピン（入力、出力、およびI/Oバッファ）のバッファのアナログ動作を、基礎となる回路の構造やプロセス情報を明かさずに、プレーンなASCII形式のテキスト（動作モデル）で記述するための標準規格です。IBISの利点には、次のようなものがあります：

• SPICEと比較して、SIシミュレーション（反射、ジッター、アイダイアグラム解析）が高速化（約10倍高速）
• IBIS 5.0 を使用した PI シミュレーションが可能（同時スイッチング出力 [SSO] ノイズシミュレーション）
• 知的財産（IP） を保護し、IBIS モデルから回路を「リバースエンジニアリング」することは不可能
• ポータブルデータモデル：記述を容易にするための標準的なインターフェースおよび構文

Liberty

Liberty 形式は、標準的な方法でセルの特性データを記述するASCIIファイルです。このファイルは、合成ツールと配置配線ツールの両方で使用されます。これは単にファイルの全体的な構造を記述したものです。Liberty ファイル形式は非常に複雑で、膨大な数の特殊なステートメントが含まれており、この形式を使用してライブラリ内のスタンダードセルに関する情報を取得するさまざまなCADツールに関連するあらゆる種類のパラメータを記述することができます。

Liberty モデルは、遅延、遷移時間、トライステート、入力容量、隠れ電力、動的電力、リーク電力、セットアップ時間、ホールド時間、リカバリ時間、除去、最小パルス幅、出力電流波形、入力受信容量、電源波形、グランド波形、リーク電流、ゲートリーク電流、CCB出力電圧波形、CCB入力ミラー容量、CCBノイズ伝播モデル、統計モデル、およびモーメントモデルで構成されています。

シノプシス 「ライブラリ・キャラクタライゼーション 」の解決策として、「PrimeLib 」および「NanoTime 」を提供しています。 

PrimeLib ソリューションには、利用可能な演算リソースで最大のスループットを実現しつつ、PrimeTime®サインオフ品質のライブラリを生成するように最適化された、ライブラリ・キャラクタライゼーション および品質保証（QA）機能の包括的なセットが含まれています。PrimeLib を構成する革新的な技術は、組み込み型のゴールドリファレンスSPICEエンジンを活用し、PrimeTime のスタティックタイミング解析 （STA）で使用される高度なLiberty モデルの特性評価速度を向上させ、超低電圧 FinFET プロセスで観測される、タイミングに影響を与える効果を正確に考慮します。これには、PrimeTime のパラメトリック・オンチップ・バリアション（POCV）、アドバンスト・ウェーブフォーム・プロパゲーション（AWP）、およびエレクトロマイグレーション （EM）解析が含まれます。PrimeLib はクラウド対応であり、最適化されたスケーリング技術により、クラウド上またはオンプレミスのクラスターにおけるスループットを向上させます。 

NanoTime, ファウンドリ認定を受けたトランジスタレベル設計向け主要ソリューション「ゴールデン・サインオフ 」は、CPUデータパス、レジスタファイル、組込みメモリ 、およびアナログ・ミックスドシグナルIPブロックなどの複雑なカスタム設計に対し、トランジスタレベルの静的タイミング解析、シグナル・インテグリティ 、およびプロセスばらつき解析を実行します。  FinFET を使用する設計などの先進ノード設計では、シリコン不良によるコストが非常に大きいため、設計に致命的なタイミングやノイズの問題がないことを保証するサインオフ解析が極めて重要となります。動的シミュレーションを補完するNanoTime は、すべての内部タイミングおよびノイズの相互作用を網羅的にチェックすることができます。このツールは、PrimeTime と組み合わせてフルチップのサインオフに使用できるブロックレベルのタイミングモデルを作成します。NanoTime は、 シノプシス Custom Compiler® カスタム設計環境や、レイアウトの寄生パラメータを読み取るためのStarRC™ Custom Ultra+とシームレスに連携します。また、 シノプシス シミュレータ HSPICE やFineSimを活用して、最高の精度を実現します。