ハードウェア・ソフトウェア協調設計（コデザイン）とは

汎用プロセッサがこれら3つの要件を同時に満たすことは稀です。要件を満たすには、実行するソフトウェアと協調して設計されたニューラル・プロセッシング・ユニット（NPU）やAIアクセラレータIPなどの専用シリコンが必要です。マルチモーダル物理AIが次世代NPUに求める要件については、次世代NPUが物理AIに不可欠な理由で検証しています。

物理AI向けSoCの共設計では、フローの各ステージにおいてハードウェアとソフトウェアの両方の視点を統合します。シノプシス（Synopsys, Inc. Nasdaq: SNPS）は、設計、サインオフ、検証のすべてのステージで使用されるツールを提供しています。

1. アーキテクチャ検討

共設計は、RTL（レジスタ転送レベル）コードが記述される前の段階から、ターゲット・ワークロードに対して候補となるアーキテクチャを評価することで開始されます。Synopsys Platform Architectは、プロセッサ、メモリ、インターコネクトの選択に関する早期の検討をサポートし、設計が目的のAIワークロードをどのように処理するか、またボトルネック（多くの場合メモリ帯域幅）がどこに発生するかをアーキテクトが把握できるようにします。Synopsys RTL Architectは、早期のアーキテクチャ検討と最適化を実行し、PPA（電力・性能・面積）および混雑度への影響についてRTLの分析と最適化を行います。

2. 電力およびパフォーマンスの最適化

ワットあたりの性能が設計上の最大の制約となるため、電力解析と最適化は、後工程での確認ではなく、早期に実施されます。Synopsys SpyGlass PowerはRTL段階で消費電力を評価して削減し、Synopsys RedHawk-SCはフローの後半でパワーインテグリティのサインオフを提供します。Synopsys PrimePowerは、初期のRTL探索から最終的なゲートレベルのサインオフまでをカバーする、包括的かつ物理情報を考慮したサインオフ精度の電力解析ソリューションを提供します。また、Synopsys Fusion Compilerは、電力要件を考慮した論理合成からレイアウトまでの物理実装を実行します。複数の段階で電力を最適化することで、設計の進行に伴う電力予算内での収束を維持します。

3. AIを活用した設計最適化

設計空間の探索自体も、AIによって加速させることができます。Synopsys DSO.aiは、機械学習を適用して設計空間を探索し、手動での反復作業では通常同じスケジュール内に収まらない優れたPPA（電力・性能・面積）結果を導き出します。Synopsys 3DIC Compilerは、チップとパッケージのコデザインを統合する、スケーラブルかつ自動化された単一の環境を提供することで、3D IC設計特有の課題に対応します。これにより、複雑なマルチダイ設計において、PPAの改善と市場投入までの期間短縮を実現します。

4. 統合と検証

アクセラレータとそれを囲むSoCは緊密に統合され、シリコンの製造前にハードウェアとソフトウェアの両方を検証する必要があります。Synopsys ZeBuエミュレーションシステムにより、チームはハードウェア設計に対して実際のソフトウェアワークロードを早期に実行できるため、テープアウトの遥か前にハードウェアとソフトウェアの協調検証を完了させることができます。シリコンが存在する前に実稼働ソフトウェアを実行して設計を検証することは、設計段階で使用され、ライフサイクル全体を通じて活用可能な電子ハードウェアの仮想レプリカであるエレクトロニクス・デジタルツインを活用することを意味します。アクセラレータは、完全なSoCに必要なインターフェイス、ファウンデーション、セキュリティIPとともに統合されます。

フローの各段階は、それぞれ異なる機能を持つツールに依存しています。スケジュール上の位置づけではなく、機能ごとに分類することで、それぞれのツールが果たす役割が明確になります。

協調設計の価値は、実際の量産シリコンにおいて顕著に表れます。エッジAI企業であるSiMa.ai社がマルチモーダル・フィジカルAI向けに第2世代のModalix SoCを設計した際、シノプシスのツールとIPを活用して設計からテープアウトまでの全フローを自社内で完結させ、一発でのバグのない（A0）シリコン試作を達成しました。SiMa.ai社は、Modalixが「代替ソリューションの10倍のワットあたりパフォーマンス」を実現し、4チップクラスターとして構成した場合には「最大200 TOPS」を発揮するとしています。

開発チームは、エミュレーションを活用した早期のハードウェア・ソフトウェア統合に成功の要因があったとしています。SiMa.ai社のハードウェアエンジニアリング担当副社長であるSrivi Dhruvanarayan氏は、「ZeBuを使用することで、チップが手元に届く前段階からLlamaモデルのワークロードを実行することができました。これにより、設計の健全性とソフトウェアの成熟度に対する確信を得ることができました」と述べています。詳細については、SiMa.aiの導入事例をご覧ください。

協調設計と従来の逐次型フローの違いは、両者を並べて比較することで最も明確になります。

優れた電力あたり性能

シリコンとソフトウェアの統合設計により、モバイル向けPhysical AIに不可欠なTOPS/W（ワットあたり演算性能）目標の達成が可能になります。これは汎用的なアプローチでは達成が困難な目標です。

初回シリコン製造の成功

テープアウト前にハードウェアとソフトウェアの検証を共同で行うことで、多額のコストと数カ月のスケジュール遅延を招く再スピンのリスクを低減します。

市場投入までの期間の短縮

ハードウェアとソフトウェアを逐次ではなく並行して開発することで、開発期間全体を短縮します。

開発リスクの低減

エミュレーションや仮想モデルを活用して統合上の問題を早期に表面化させることで、修正コストが低い段階での発見が可能になります。

システムの複雑性

ハードウェアとソフトウェアの共同設計は相互依存する決定事項を増加させるため、厳密なアーキテクチャとチーム間の密接な連携が求められます。

ツールとIPの統合

効率的なSoCには、アクセラレータ、インターフェイス、基盤、セキュリティに関する各IPの連携が不可欠であり、一貫したツールチェーンによる統合がその効果を高めます。

メモリ帯域幅

大規模AIモデルはメモリバウンドになりがちであり、電力バジェットを超過せずに十分な帯域幅を確保することが、共同設計における重要な課題となります。

ハードウェア・ソフトウェア検証の労力

シリコン試作前にハードウェアとソフトウェアの正常な連動を検証するには、エミュレーションおよび仮想モデルのインフラストラクチャと、代表的なテストワークロードを構築する労力が必要です。

効率的な物理AI SoCの構築は、設計フロー全体を通じたシリコンとソフトウェアの整合性に左右されます。AI SoC向けシノプシスIPおよび設計ソリューションの詳細をご覧ください。

参考資料

• 「フィジカルAI 」とは何か？— このトピックに関する、より広範な工学的な背景。
• 物理AIに次世代NPUが不可欠な理由 — マルチモーダル物理AIに向けてNPUアーキテクチャがいかに進化すべきか。
• コンセプトからテープアウトまで：SiMa.aiが物理AI向けバグフリーのA0シリコンを実現 — 本番環境におけるハードウェア・ソフトウェア共同設計の事例紹介。
• トークンから物理学へ：ニューロモーフィック・コンピューティングがフィジカルAI にどのような力をもたらすか— 新たな低消費電力のエッジアーキテクチャ。
• 標準ベースIPを活用した物理AI SoCのアーキテクチャ設計 — 物理AI SoC向けインターフェイスIPに関するオンデマンドウェビナー。
• エレクトロニクス・デジタルツインとは — シリコン試作前ハードウェア・ソフトウェア検証を支える設計段階の仮想化。