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定義
ダイ-to-ダイ インターフェースは、同一パッケージ内に実装された2つのシリコンダイ間のデータインターフェースを提供する機能ブロックです。ダイ-to-ダイ インターフェースは、パッケージ内の2つのダイを接続するための極めて短いチャネルを活用し、従来のチップ間インターフェースでは達成できないレベルの電力効率と極めて高い帯域幅効率を実現します。
ダイ とダイ 間のインターフェースは、通常、PHYとコントローラブロックで構成されており、2つのダイ上の内部相互接続ファブリック間をシームレスに接続します。ダイ とダイ 間のPHYは、高速なSerDes アーキテクチャまたは高密度並列アーキテクチャを用いて実装されており、これらは複数の先進的な2D、2.5D 、および3Dパッケージング技術をサポートするように最適化されています。
ダイ からダイ へのインターフェースは、モノリシック のSoC設計から、同一パッケージ内のmulti-ダイ のSoCアセンブリへと移行するという業界のトレンドを推進する重要な要素です。このアプローチにより、微細プロセスノードにおける高コスト・低歩留まりという懸念の高まりを緩和するとともに、製品のモジュール性と柔軟性をさらに高めることができます。
ダイ からダイ へのインターフェースはどのように機能するのでしょうか？
ダイ とダイ 間のインターフェースは、他のチップ間インターフェースと同様、2つのダイ間に信頼性の高いデータリンクを確立します。
このインターフェースは、論理的に物理層、リンク層、トランザクション層に分かれています。チップの動作中にリンクを確立・維持すると同時に、内部の相互接続ファブリックに接続する標準化された並列インターフェースをアプリケーションに提供します。
リンクの信頼性は、前方誤り訂正（FEC）や巡回冗長検査（CRC）といった誤り検出・訂正メカニズム、および再送信機能の追加によって保証されます。
物理層のアーキテクチャは、SerDes 型または並列型に基づくことができます。
- SerDes を基盤とするアーキテクチャには、並列-直列（直列-並列）データ変換、インピーダンス整合回路、およびクロックデータ復元またはクロック転送機能が含まれます。このアーキテクチャは、NRZ信号伝送や、より高い帯域幅を実現するPAM-4信号伝送に対応しており、最大112 Gbpsまで対応可能です。SerDes アーキテクチャの主な役割は、有機基板のようなシンプルな2D型パッケージにおいて、I/O相互接続の数を最小限に抑えることです。
- 並列ベースのアーキテクチャは、多数の低速でシンプルなトランシーバを並列に配置したもので、各トランシーバはドライバとレシーバで構成され、アーキテクチャをさらに簡素化するためにクロック転送技術が採用されています。DDR 方式の信号伝送に対応しています。並列アーキテクチャの主な役割は、シリコンインターポーザのような高密度な2.5D型パッケージにおいて、消費電力を最小限に抑えることです。
ダイ からダイ へのインターフェースの利点
最新のチップ実装では、モジュール性と柔軟性を高めるため、パッケージ内に複数のダイを組み込むソリューションが主流になりつつあります。このようなマルチダイ なアプローチは、チップサイズがレチクルサイズ全体に近づくにつれて（モノリシック ）、機能を複数のダイに分割することで歩留まりを向上させ、よりコスト効率の高いソリューションを実現します。
ダイ間のインターフェースは、このようなシステムに求められるすべての重要な要件を満たさなければならない：
- 電力効率。マルチダイ システムの実装は、同等のモノリシック 実装と同等の電力効率を実現すべきである。ダイ からダイ へのリンクでは、著しい不連続性のない、短距離で低損失のチャネルが使用される。PHYアーキテクチャは、この良好なチャネル特性を活用して、PHYの複雑さを低減し、電力を節約する。
- 低レイテンシ。サーバーやアクセラレータ用SoCを複数のダイに分割する場合でも、異なるダイ内のメモリへのアクセスに著しいレイテンシの差が生じることで、メモリアーキテクチャの非統一化を招いてはならない。ダイ からダイ へのインターフェースは、簡素化されたプロトコルを実装し、チップ内相互接続ファブリックに直接接続することで、レイテンシを最小限に抑えている。
- 高い帯域幅効率。高度なサーバー、アクセラレータ、およびネットワークスイッチでは、ダイ間での膨大な量のデータ転送が必要となります。ダイ からダイ へのインターフェースは、ダイ のエッジ占有率を低減しつつ、必要なすべての帯域幅をサポートできなければなりません。 この目標を達成するために、一般的に2つの方法が用いられます。1つは、レーンあたりのデータ転送速度を非常に高く（最大112 Gbps）設定したPHYを導入することで、必要なレーン数を最小限に抑える方法です。もう1つは、必要な帯域幅を確保するために多数並列化された低データ転送速度のレーン（最大8 Gbps/レーン）において、より微細なバンプピッチ（マイクロバンプ ）を使用することで、PHYの密度を高める方法です。
- 堅牢なリンク。 ダイ からダイ へのリンクには、エラーが存在してはならない。このインターフェースは、すべてのエラーを検出し、低遅延で訂正できるほど堅牢な、低遅延のエラー検出および訂正メカニズムを実装していなければならない。これらのメカニズムには、通常、FEC およびリトライプロトコルが含まれる。
ダイ-to-ダイ インターフェースの利用事例
複数のダイを1つのパッケージに統合することで、 チップレット 製品のモジュール化とプロセスノードの最適化を実現しつつ、ムーアの法則を延長する新たな手段を提供します。チップレット は、高性能計算（HPC）のような、計算負荷が高く、ワークロードが重いアプリケーションで使用されています。
ダイ からダイ へのインターフェースには、HPC、ネットワーク、hyperscale データセンター、人工知能（AI）などのアプリケーションを対象とした、主に4つのユースケースがあります：
スケーラブルSoC
その目的は、ダイ間を仮想接続（ダイ からダイ への接続）で接続し、ダイ間で緊密に連携したパフォーマンスを実現することで、演算能力を向上させ、サーバーおよびAIアクセラレータ向けの複数のSKUを開発することです。
分割型SoC
その目的は、超大規模なSoCの実現にあります。大規模な演算用およびネットワークスイッチ用ダイは、レチクルの限界に近づきつつあります。これらを複数のダイに分割することで、技術的な実現可能性が高まり、歩留まりが向上し、コストが削減され、ムーアの法則の適用範囲が拡大します。
アグリゲート
その目的は、異なるダイに実装された複数の異種機能を統合し、各機能に最適なプロセスノードを活用することで、FPGA、自動車、5G基地局などのアプリケーションにおいて、消費電力の低減とフォームファクタの改善を実現することです。
細分化する
その目的は、中央チップとI/Oチップを分離し、中央チップを先進プロセスへ容易に移行できるようにすると同時に、I/Oチップを保守的なプロセスノードに留めることで、製品進化に伴うリスクやコストを低減し、再利用を可能にし、サーバー、 FPGA、ネットワークスイッチ、およびその他のアプリケーションにおいて、製品進化に伴うリスクやコストを低減し、再利用を可能にし、市場投入までの時間を短縮することにある。
ダイ-to-ダイ インターフェースおよび シノプシス
シノプシス ダイ からダイ までの幅広い112G USR/XSRおよびHBI PHY IP、コントローラIP、ならびにインターポーザ に関する専門知識を組み合わせ、ダイ の分割、ダイ のディスアグリゲーション、コンピューティングのスケーリング、および機能の集約をサポートする包括的なダイからダイ までのIPソリューションを提供します。SerDes ベースの112G USR/XSR PHYおよび並列ベースの8G OpenHBI PHYは、最先端のFinFET プロセスで提供されています。 この構成可能なコントローラは、リプレイおよびオプションのFEC（誤り訂正）を備えた誤り訂正メカニズムを採用し、信頼性の高いダイ からダイ へのリンクにおいてビット誤り率を最小限に抑えます。また、コヒーレントおよび非コヒーレントデータ通信のためのArm®専用インターフェースをサポートしています。
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