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定義
SerDes これは、高速なチップ間通信で使用されるデジタルデータのシリアル化およびデシリアル化を行う機能ブロックです。高性能コンピューティング（HPC）、人工知能（AI）、自動車、モバイル、およびモノのインターネット（IoT）アプリケーション向けの最新のSoCでは、SerDes が実装されており、以下のような複数のデータレートや規格に対応しています。 PCI Express（PCIe）MIPI、イーサネット、USB、USR/XSRといった複数のデータレートや規格に対応できるxml-ph-0000@deepl.internalが実装されています。
SerDes の実装には、並列-直列（直列-並列）データ変換、インピーダンス整合回路、およびクロックデータ復元機能が含まれます。SerDes の主な役割は、I/O相互接続の数を最小限に抑えることです。
なぜ「SerDes 」が必要なのでしょうか？
集積回路（IC）における分散型データ処理では、IC間の高速なデータ転送が必要となります。チップ間でデータを転送するには、並列転送とシリアル転送の2つの方法があります。並列データ転送では、IC間に複数の接続が必要ですが、シリアルデータ転送では1組の接続だけで済みます。
上の表に示すように、シリアルデータ転送は、低消費電力、優れたEMI性能、パッケージ設計の容易さといった利点があるため、理想的な選択肢となり得ます。
448Gイーサネット向けの設計
探索する 次世代AIおよびHPCクラスタネットワーク向けのホストアーキテクチャと変調方式。
SerDes 用途
SerDes これは、チップ間相互接続システムの物理層における最も基本的な構成要素です：
SerDes + 物理符号化サブレイヤー（PCS）＝ PHY または物理層
オープン・システム相互接続（OSI）モデルでは、物理層（PHY）を、データの送受信を担う抽象化層として定義しています。これはOSIモデルにおける最下層であり、OSIモデルには他にも以下の層が含まれます：
- アプリケーション層
- プレゼンテーション層
- セッション層
- トランスポート層
- ネットワーク層
- データリンク層
プロトコルによって、PHYの抽象化の区分はさまざまです。たとえば、IEEE 802.3で定義されている100G PHYには、次のような抽象化レイヤーがあります。
このモデルでは、SerDes がPMA/PMDサブレイヤーを実装します。これは、インターフェースの初期化、符号化・復号化、およびクロックの同期を担当する論理サブブロックです。
PHY IPソリューションの機能 シノプシス 提供していますか？
シノプシス は、幅広い市場において、現在最も広く採用されているデバイスやシステムに実装されているSoC設計向けに、高品質でシリコン実証済みのIPソリューションを提供するリーディングプロバイダーです。 シノプシス業界をリードする消費電力、性能、面積を実現した包括的な高速SerDes IPポートフォリオにより、設計者は、hyperscale のデータセンター、ネットワーク、ストレージアプリケーション向けの高性能コンピューティングSoCが求める効率的な接続要件を満たすことができます。
- 224GイーサネットPHY IPおよび 112GイーサネットPHY IPは、最大800G/1.6Tの高性能コンピューティングSoC向けに、真の長距離通信チャネルを実現します。
- UALink PHY IPにより、AIアクセラレーター リンクを最大200Gbpsまで拡張可能
- 56GイーサネットPHY IPは、最大400Gイーサネットアプリケーションの到達範囲とパフォーマンスを実現します
- ダイ-to-UCIeおよび112G XSR向けダイ PHY IP
- マルチプロトコルPHYは、イーサネット、PCI Express、CCIX 、CXLなどのプロトコルに対応しています。
- PCI Express PHY IPは、最先端のFinFET プロセスで製造された最大128GT/sのSoC向けに、高性能かつ低消費電力の接続を実現します。
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