「PCI Express（PCIe） 」とは何ですか？

PCIeは、高速シリアル通信、ポイント・トゥ・ポイント接続、スイッチベースのアーキテクチャ、およびパケット化されたプロトコルを採用しています。PCIeの効率性は、リンクネゴシエーションとトレーニングに大きく依存しているため、動的なリンク活動のキャプチャと観察は、そのデバッグにおいて極めて重要です。ネットワークにおける7層OSIモデルと同様に、PCIeも階層型アーキテクチャで動作します（下図参照）。

PCIeの階層型アーキテクチャの解説

• アプリケーション層（ホスト層）：これは厳密にはPCIe仕様の範囲には含まれません。この層には、イーサネットやNVMeなどのプロトコルがペイロードとして含まれます。PCIeは主にデータ転送の方法を規定しており、ペイロードの内容については規定していません。
• トランザクション層：リンク上のデバイスの設定を担当する。ホストメモリとデバイス間のメモリ転送を仲介し、メモリの読み取り／書き込み設定に関するコマンドを扱う。また、メッセージおよびエラー報告の仕組みも提供する。
  
• データリンク層：デバイス間のデータ転送を管理する。パケットの完全性を確保するために、フロー制御および確認応答プロトコルを備えている。また、低消費電力状態への移行を制御し、省電力意図を物理層に通知する。
  
• 物理層： 2つに分けられます：
  
  • 電気サブブロック： アナログ信号伝送に不可欠なアナログ部品が含まれています 。
    
  • 論理サブブロック： ステートマシンを用いてデバイスの通信を制御し 、リンクトレーニング用の順序付きデータパターンおよびトレーニングシーケンスを生成する。

2つのデバイスが通信を行う際、PCIeリンクが確立されます。下図に示すように、双方には送信機（TX）と受信機（RX）があります。アプリケーション層は、このリンクを介してルートコンプレックス／ホストとエンドポイント間のデータ転送を仲介します。対応するデバイスドライバがPCIeトラフィックを生成し、そのトラフィックはトランザクション層からデータリンク層、さらに物理層へと伝わり、最終的にリンクの反対側へと到達します。

Hyperscale データセンターサービスプロバイダーは、より高速なインターフェースに対応する必要があるため、PCIeはNRZ方式を採用したPCIe 5.0から、PAM-4方式を採用したPCIe 6.0へと移行しました。PAM-4信号方式の採用は極めて重要です。なぜなら、Non-Return to Zero（NRZ）信号方式では、挿入損失がわずか数デシベル（dB）を超える損失のある伝送路において、32Gを超えるデータレートをサポートできなくなっているからです。 詳細については、PAM-4マルチレベル信号伝送と、NRZとの比較におけるトレードオフや利点について解説したこの記事をご覧ください。

NRZの2つの電圧レベルに対し、PAM-4には4つの電圧レベルがあり、その結果、12種類の異なる信号遷移（立ち上がり6回、立ち下がり6回）が生じ、下図に示すように3つの異なるアイ開口が形成されます。 各アイの高さはNRZのアイの高さの1/3であるため、PAM-4の信号対雑音比（SNR）は9.5 dB以上低下し、これが信号品質に影響を与え、高速信号伝送においてさらなる制約をもたらします。垂直方向のアイ開口部が33％小さくなることで、PAM-4におけるクロストークや反射に対する信号の許容度が低下し、その結果、ビット誤り率が高くなります。

PCI-SIGは2022年にPCIe 7.0技術を発表し、2025年までに完全な仕様を公開する計画です。この開発は、AI/ML、1.6T/800Gイーサネットによるネットワーク、HPC、およびHPCデータセンターにおける量子コンピューティング など、データ集約型アプリケーションや市場からの膨大な帯域幅需要に応えることを目的としています。 PCIe 7.0は、アクセラレータ、プロセッサ、NIC、その他のコンポーネント間に、低遅延、低消費電力、かつ信頼性の高いリンクを提供し、高性能コンピューティング環境における効率的な接続性を確保します。

• 帯域幅の拡大：PCIe 7.0はPCIe 6.0の帯域幅を2倍にし、128 GT/sの16レーン構成により、双方向で最大512 GB/sの速度を実現します。この帯域幅の向上は、AIやHPCアプリケーションにおいて不可欠な、大量のデータを迅速かつ効率的に処理するために極めて重要です。
• 低レイテンシ：信号伝送速度の向上により、PCIe 7.0は、AIアルゴリズムにおけるリアルタイム処理や応答性、およびHPCにおける高速データ処理に不可欠なレイテンシを低減します。
• 互換性と拡張性：PCIe 7.0は、従来のPCIe世代との下位互換性を維持しており、既存のハードウェアとの相互運用性を確保しつつ、将来のアップグレードに向けた拡張性を提供します。これは、新しい技術を既存のAIおよびHPCインフラにシームレスに統合するために不可欠です。
• エネルギー効率：性能が向上したにもかかわらず、PCIe 7.0はエネルギー効率の維持または向上を目指しています。これは、データセンターや大規模コンピューティング施設における総運用コストの削減や環境負荷の低減にとって極めて重要です。
• 高度な機能：PCIe 7.0では、レーン・マージニング機能の向上、エラー検出および報告メカニズムの強化、CXLなどの新興技術への対応など、要求の厳しいアプリケーションにおける実用性をさらに高める新機能や最適化が導入されています。
• チャネルリーチおよびシグナル・インテグリティ に関する考慮事項：PCIe 7.0の目標チャネルリーチはPCIe 6.0と同様であり、シングル接続トポロジーにおいてシステム配線は4～14インチ、AIC配線は2～4インチ、パッド間チャネル損失は最大-36dBとなっています。 ルートコンプレックスのリファレンスパッケージにおける挿入損失と反射を最小限に抑えるため、クロストークを最小限に抑えることで、コネクタの挿入損失、反射損失、PCB損失、ビアの挿入損失および反射損失の改善が行われています。

世界初の完全なPCIe 7.0 IPソリューション

シノプシス は、業界初の完全事前検証済みPCIe 7.0 IPソリューションにより、この技術革命の最前線に立っています。PHY、コントローラ、IDEセキュリティモジュール、および検証IP で構成されるこの標準準拠のソリューションは、x16構成において最大512 GB/sの双方向データ転送を安全に実現し、データのボトルネックを解消します。20年以上にわたるPCI Expressの経験を活かし、 シノプシス 設計者に対し、次世代HPCおよびAI SoCの開発を早期に開始し、量産への道を加速させる機会を提供します。