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3DICとは、異なるチップやウェハーを垂直に積み重ねて単一のパッケージに組み立てることで形成される三次元 集積回路（IC） 異なるチップやウェーハを垂直に積み重ねて単一のパッケージに形成されたものです。3DICパッケージ内では、デバイス同士はスルーシリコンビア（TSV）またはハイブリッド・ボンディング を用いて相互接続されています。
なぜ3次元集積回路（3DIC）なのか？
2DICでは、各ダイ が個別にパッケージ化され、プリント基板（PCB）上に配置されます。その後、同じパッケージ内の複数のダイが、導電性の配線経路を介して接続されます。単一のパッケージ内で複数のダイを積み重ねることで、それらのダイを並べて配置する場合よりもスペースを節約できます。積み重ねられたダイ間の距離が短くなることで、正常動作が確認済みのダイ 間でのデータ交換が高速化され、消費電力も削減されます。
このアプローチは、従来の2DIC設計に比べて、性能の向上、消費電力の低減、フォームファクタの小型化など、いくつかの利点があります。3DIC設計技術により、ヘテロジニアス・インテグレーション 、従来の2DICと比較して、スペースをより効率的に活用でき、電気的性能も向上します。
3DICでは、異なるIP間の接続性を向上させるために、シリコンインターポーザーとTSVが使用されています。 シリコンインターポーザ とは、2.5D および3DICの設計において、単一のパッケージ内に複数のダイやチップを接続するために使用される薄いシリコンウェハーです。これはサブスレート として機能し、その上にダイが配置され、微細ピッチの垂直TSVおよびマイクロバンプを用いて接続されます。これにより、従来の2DICと比較して、放熱性の向上、消費電力の低減、高密度化、および電気的性能の向上が実現されます。
積層されたダイ間でのデータ転送は、下層のダイ に集積されたTSVを介して行われます。これらのTSVは、銅などの導電性材料で構成された、垂直方向に延びる物理的な柱です。積層されたダイをPCB上の複数のパッケージではなく、単一のパッケージにボンディングすることで、I/O密度を100倍に高めることができます。最新の技術を用いることで、1ビットあたりの転送エネルギーを30分の1に低減することが可能です。
Multi-ダイ スタートガイド
このガイドでは、マルチダイ の設計を成功させるために不可欠な情報を提供します。本ガイドでは、その利点や導入の動機に加え、新規プロジェクトにおける重要な考慮事項やガイドラインについても解説しています。
3DICのメリット
ムーアの法則の鈍化に伴い、単一のダイ にさらなる機能を詰め込むことが、必ずしも次世代半導体デバイスを開発するための最善の方法とは限りません。3DICは、シリコンウェハーやダイを垂直に積層して単一のパッケージに封入することで、性能、消費電力、および実装面積の面でメリットをもたらす、現実的かつ価値ある代替手段となります。そのメリットは以下の通りです：
- コストとフットプリントの削減：設計規模の拡大（機能面および高密度化の両面）は、重大なコストや歩留まりの問題を引き起こし、開発サイクルを長期化させている。 コストの観点から見ると、異なる部品で構成される大規模なシステムには、シリコン実装において様々な「最適点」が存在します。「ヘテロジニアス・インテグレーション 」では、チップ全体を最も複雑で／または高価なプロセスノードで製造するのではなく、システムの各部分に「適切な」ノードを使用することが可能になります。これにより、先進的かつ高価なノードはシステムの重要な部分のみに限定して使用し、重要度の低い部分にはより安価なノードを使用することが可能になります。
- 帯域幅の拡大：大規模で複雑なSoCを考える際、通常、最初に検討される最適化項目は面積です。半導体設計者は、チップにできるだけ多くの機能を統合し、可能な限り高いパフォーマンスを実現したいと考えています。 しかし、そこには常に必要な消費電力や発熱の制約が存在します。これらは、モバイル、ウェアラブルAR、IoTなどのアプリケーションにおいて特に重要ですが（データセンターにおけるハイパフォーマンスコンピューティングなど、全体的なエネルギー消費が優先される分野でも、その重要性はますます高まっています）。3D構造を採用することで、設計者はフットプリントや高さの制約を超えずに製品に機能を追加し続けると同時に、シリコンコストを削減することが可能になります。
- 低消費電力化：低消費電力化へのニーズが高まるにつれ、より小型のパッケージに対する需要が増加しています。3DICは、最先端のテクノロジーノードにおいて、1つのダイ に収まる可能性のある、より大容量（ゲートおよびメモリ）のソリューションを実現できます。垂直積層により、より短く高速な相互接続が可能となり、消費電力の削減につながります。
- ヘテロジニアス・インテグレーション:複数の異種ダイを使用することで、異なる製造プロセス、技術ノード、さらには基盤技術さえも組み合わせることが可能となり、柔軟性が確保されます。既存のチップは、単一のダイ に組み込むために再設計することなく再利用できるため、これもリスク低減の一つの手段となります。さらに、再利用を通じて、複数のエンドマーケット向けアプリケーションをターゲットにする機会も得られます。
低消費電力で接続性を向上させる3DICのメリット
| パッケージの種類（2D／3D） | mm²あたりのIO数 | データ転送電力（pJ/ビット） |
|---|---|---|
| ワイヤー・ボンド (2D) | <10 | 10 |
| フリップチップ・バンプ（2D） | <100 | 1.5 |
| マイクロバンプ（2D） | <1000 | 0.5 |
| TSV（スルーシリコンビア）（3D | <10000 | 0.1 |
| ハイブリッド結合（3D） | 最大1,000,000 | 0.05 |
3DICの最適な用途
3DICは、トランジスタ数の増加、低消費電力、あるいは小型化を目指すあらゆる種類のチップに最適です。さまざまなチップ分野において、3DIC技術を採用することでそれぞれ異なるメリットが得られ、3DICは、最も要求の厳しい半導体アプリケーションの一部において、ますます広く受け入れられつつあります。
そのコンパクトなサイズ感は、モバイルデバイスやモノのインターネット（IoT）、その他スペースが限られている用途において大きなメリットとなります。その処理能力と柔軟性は、ハイパフォーマンスコンピューティング（HPC）、データセンター、クラウドコンピューティング、人工知能（AI）、機械学習（ML）といった、計算負荷の高い用途に最適です。
以下の図は、3DIC技術の恩恵を受けている成長分野を示しています：
| 3DICのメリット | |||||
| セグメント | 消費電力の低減 | 高性能 | 小さいサイズ | メモリの増設 | 帯域幅の拡大 |
| モバイル | ✔ | ✔ | ✔ | ||
| ハイパフォーマンス・コンピューティング | ✔ | ✔ | ✔ | ||
| AR/VR（XR） | ✔ | ✔ | ✔ | ✔ | ✔ |
| 人工知能（AI） | ✔ | ✔ | |||
| ネットワーキング | ✔ | ✔ | ✔ | ✔ | |
| IoT | ✔ | ✔ | |||
3DICの設計上の課題
マルチフィジックス 3DICの設計には、熱伝達、 エレクトロマイグレーション、応力・ひずみ、熱膨張などが挙げられます。これらの課題は、複数のダイが積み重ねられ、TSVやマイクロバンプを用いて接続されるという、3DICの複雑かつ相互に密接に関連した構造に起因しています。
熱膨張も、3DICの設計における課題の一つです。ICの温度が変化すると、ICに使用されている異なる材料がそれぞれ異なる速度で膨張し、応力や反りが生じ、性能や信頼性に影響を及ぼす可能性があります。熱伝達は、3DICの設計における温度分布をさらに複雑にする要因となります。トランジスタやその他の部品が高密度に配置されているため、3DICでは熱伝達が困難になります。 熱の大部分はシステム内に閉じ込められ、温度上昇の一因となります。この現象は「自己発熱」と呼ばれます。3DICは、長い配線を通じて接続された数十億個の部品で構成されています。これらの長い配線に起因するジュール熱も、全体的な温度上昇に寄与するもう一つの大きな問題点です。信頼性の高い性能を確保するためには、3DICの設計時にこれらの熱源を監視・分析する必要があります。
3DICおよび シノプシス
3DIC Compiler
シノプシス 3DIC Compiler これは、電子設計自動化（EDA）業界において、単一のパッケージ内でエンドツーエンドのマルチダイ 設計および統合を実現する唯一の統合プラットフォームです。3D可視化機能を備えた単一のグラフィカルユーザー環境を提供し、3DICの探索、設計、実装、検証、およびサインオフをサポートします。これは、 シノプシス Fusion Design Platform™ SoCスケールIC設計共通データ・モデル を基盤としており、容量とパフォーマンスの両面でスケーラビリティを実現しています。3DIC Compiler は、従来のICパッケージングツールでは実現できなかった数十万本のインターダイ 相互接続を可能にします。また、パワー・インテグリティ に加え、設計の反復回数を最小限に抑える熱およびノイズを考慮した最適化機能を含む、包括的な自動化機能セットを提供します。
この技術のメリットは以下の通りです：
- マルチダイ 統合に対する包括的なアプローチにより、最適なシステム・イン・パッケージ（SiP）ソリューションを実現
- 統合プラットフォームの強力な3D表示機能により、直感的な環境を提供し、統合にかかる総時間を短縮します
- Ansysのシリコン・パッケージ・PCBテクノロジーをシームレスに統合し、システムレベルのシグナルインテグリティ、パワーインテグリティ、熱解析を実現することで、収束の高速化と設計イテレーションの削減を可能にします
シノプシス IP
設計者は、ダイ の分割、ダイ の分散、演算能力のスケーリング、機能の集約など、さまざまなユースケースにおいて、歩留まり、PPA、およびスケーラビリティを向上させるために、SoCを複数のダイに分割しています。このようなマルチダイ SoCにおける広範なダイ およびSDRAMの接続要件を満たすため、SoC設計者は シノプシス’のシリコン実証済みシノプシス 、ダイ-to-ダイ、およびHBM IPソリューションを採用しています。これらのソリューションは、最先端のFinFET プロセスで利用可能な低遅延コントローラと電力効率に優れたPHYを提供し、2.5D または3Dパッケージング技術をサポートしています。ダイ-to-ダイ IPは、信頼性の高い112G XSRおよび並列ベースのHBIリンクを実現し、HBM IPは最大921 GB/sのHBM3 SDRAMに対応しています。
発見3DIC Compiler
2.5D および3D Multi-ダイ 設計に対応した、業界唯一の探査からサインオフまでを統合したプラットフォーム
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