什么是低功耗设计？

目前有许多低功耗设计技术，其中一些非常简单易用，而另一些则较为复杂。

门控时钟:

该技术通常在逻辑综合阶段实施，此时使能触发器会被优化为门控时钟 结构，从而节省多路复用器面积并降低时钟网络的整体开关活动（参见图2）。

在不需要时通过禁用时钟信号，可以轻松降低动态电流。与使用与门/非或门相比，最好采用基于锁存器的门控时钟 ，以避免额外的功耗。关闭集成电路（IC）某些部分的时钟信号可以大幅降低功耗，因为这些区域的晶体管不会进行开关操作，从而不会消耗功耗。

这是一种非常简单且易于实现的降低功耗和面积的技术。不过，它确实需要依赖逻辑综合工具来执行这项优化。幸运的是，该技术广为人知，且在大多数工具和流程中都得到了很好的支持。

静态功验证与探索：

在静态验证中，第一步是确保设计流程（RTL、UPF 和SDC）的输入在结构和语法上都是正确的。根据定义，静态验证不使用测试向量，因此这是在进入仿真或实现流程之前审查输入的一种非常高效的方法。 Lint 和 CDC 检查对于确保 RTL 代码的规范性通常至关重要。UPF 检查既可以独立进行，也可以结合相应的 RTL 代码一起进行，以确保其规范性；SDC 同样可以与 RTL 代码一起进行静态检查。在功耗探索阶段，可以通过预估的开关状态或模拟得到的实际波形，对 RTL 进行早期功耗估算。通过尽早进行 RTL 功耗分析，可以在设计初期就做出优化决策，从而改进设计的整体架构。

动态功耗验证与分析：

在动态功耗验证中，有几个重要方面需要检查。首先，PMU控制信号的序列是否能正确执行关机、隔离钳位、保存、恢复、解除隔离钳位以及上电等操作。这是一项极其重要的检查，需要结合设计RTL和UPF ，以确保设计能够正常运行。 其次，设计中出现了哪些类型的波形和状态切换活动？这将决定动态功耗的大小，因为功耗取决于活动因子。活动因子越高，功耗就越大。因此，生成的波形对于在设计流程的早期和后期阶段准确估算功耗都至关重要。

基于软件的功耗分析：

对于基于硬件加速 的低功耗流程，能够针对设计功耗曲线捕获正确的峰值窗口至关重要。硬件加速 允许审查范围更广的数据集，从而能够选择最具价值的窗口来生成波形，以估算功耗。

电源实现：

基于RTL的预测功耗估算、逻辑综合、DFT 插入以及物理实现，在低功耗设计中都发挥着重要的作用。基于RTL的预测功耗估算使得设计人员能够在非常早的阶段，根据初步功耗估算结果对RTL进行修改。在逻辑综合阶段，已经通过静态和动态全面验证的RTL、SDC和UPF ，会被映射到工艺门上。 针对功耗优化的隔离单元、电平转换器和保持单元同样被映射到门级，此时时序、面积和功耗均作为生成“网表 ”及相关“UPF”的成本函数组成部分。在此阶段，通常还会同时进行“DFT ”的插入。一旦“网表 ”和“UPF”完成，该层级将进行新一轮的静态和动态检查——通过后，结果将输入到物理实现阶段。在物理实现阶段，布局规划 的布局会综合考虑宏单元布局 和功耗单元布线 。 随后进行布局 ，在此阶段将电源开关物理插入并定位；并反复进行布局 、布线 估算、逻辑优化以及时钟树 综合，以再次在时序、面积和功耗之间进行权衡。最后进入布线 阶段，先对优先级信号（时钟、电源使能、开关连接）进行预布线，随后对设计其余部分进行详细的布线 ——所有这些操作都侧重于更精细地降低功耗，同时仍力求满足时序和面积目标。

签核：

UPF 在签核阶段应再次检查一致性。不过，此次需将逻辑综合生成的网表 和UPF’与物理实现生成的PGNetlist和UPF”进行比对。这将确保对网表 和UPF 所做的连接和修改保持一致且规范，同时保留功耗意图。通过比较RTL和UPF 与Gates及UPF’以及PGNetlist和UPF”进行逻辑等价性检查，可确保逻辑功能得以保留。 最后，应使用UPF 进行静态时序分析，以确保设计满足时序要求；并结合详细的波形行为进行功耗分析，以获得准确的功耗估算结果。

设计用于低功耗运行的集成电路面临着若干复杂的挑战，必须仔细应对这些挑战，以确保可靠的性能和效率，其中包括：

• 压降 功耗裕度变得非常紧，特别是在超低电压设计中。这一发展使得电压（红外辐射（infrared radiation) ）降压签核验证 成为所有现代集成电路设计中不可或缺的一部分。
• 较低的供电电压会使路径时序更容易受到动态压降 （DVD）的影响。此外，要以足够的覆盖率分析DVD以捕获所有可能的开关场景，也是一项极具挑战性的任务。仔细的压降 分析对于最大限度地减少DVD对时序的影响，以及避免因意外的红外辐射（infrared radiation) 电压骤降而导致的频率损失至关重要。
• 多电压区域需要进行精心管理，以确保不同电压区域之间的信号转换和信号完整性 正常进行。UPF 是一款标准 ，旨在帮助应对这一挑战。
• 当再次打开某模块时，电源门控会引入包括电气和逻辑等极具挑战性的转换现象。
• 门控时钟 该方案在尽可能靠近时钟分配网络根节点处实施时效果最佳，但这受到使能信号能否准时到达这一时序可行性的限制。这导致需要在实现的能效与设计优化工作量之间进行权衡。

任何功耗分析的有效性在很大程度上取决于电路的活动情况。然而，要生成一个既真实又具有代表性的活动场景，以全面涵盖所有工作模式下实际使用中可能出现的各种功耗状态，并非易事。一个常见的错误是使用功能验证活动向量来计算功耗；这些向量不仅具有误导性，而且与功耗分析无关。 优质的活动向量可以通过手动生成、由功耗分析工具自动生成（“无向量”模式），或者通过运行真实应用程序的硬件仿真器来生成。

该方法论各阶段所需的低功耗设计工具包括：

1. 静态功耗验证与探索：静态验证需要Lint和 CDC 工具，以确保 RTL 代码干净无误。对于UPF ，必须使用UPF 检查器来确保UPF 代码干净无误。对于功耗探索，则需要 RTL 功耗估算工具。
2. 动态功耗验证与分析：需要一款支持功耗分析的仿真器来验证功耗序列并生成波形。此外，还需要一款支持功耗分析的调试工具，以及能够利用RTL仿真数据并将其转换为门级仿真数据的工具，因为这对于节省时间并为功耗分析提供非常精确的波形至关重要。
3. 基于软件的功耗分析：借助 硬件加速 ，可以生成基于时钟周期的功耗数据，观察更长时间的行为，并为功耗分析选择合适的功耗/时序窗口。
   
4. 功耗实现：基于RTL的预测性功耗估算、逻辑综合、DFT 插入（Scan Insertion、MBIST、LogicBIST 等）以及物理实现（布局规划、布局 、时钟树 Synthesis、布线 ）是实现低功耗设计所必需的。
   
5. 签核：UPF 检查网表 和UPF’以及PGNetlist和UPF”对于确保功耗意图正确并在整个流程中得到保留至关重要。具有功耗感知能力的逻辑等效检查 对于确保逻辑功能在整个流程中得到保留也至关重要。静态时序分析和功耗分析工具对于验证时序并提供准确的功耗估算结果至关重要。

新思科技 提供了一套经过验证的低功耗设计流程和方法论解决方案，涵盖了低功耗设计与验证流程的各个方面，如下图6所示。