「Silicon Chip配置配線 」とは何ですか？

EDAソフトウェアツールで配置配線 の設計手順を実行する前に、シリコンダイ の設計データベースとチップの論理設計を配置配線 ツールに指定する必要があります。設計データベースは、物理（および論理）設計を格納するための「白紙のキャンバス」のようなものであり、チップの物理的なサイズや寸法をツールに示します。一方、論理設計データベースには、論理ゲートとそのピン間の接続情報が含まれています。 

EDAツールの課題は、論理設計を配置配線 し、それをフィジカル設計 へと、正確かつ最適に転換することです。論理設計と空のフィジカル設計 が与えられた場合、配置配線 の解決策には多くの可能性があり、答えが一つしかないパズルのようなものではありません。課題は、設計者が設定した消費電力、性能、面積（PPA）の目標を満たすだけでなく、最終的にシリコンチップを製造する半導体ファウンドリが定めるフィジカル設計 ルールにも適合する、配置・配線済みの設計に到達することです。

配置配線 フィジカル設計 の手順に関する詳細：

• 配置：
  • この段階では、各論理セル（ゲート、フリップフロップ、その他の機能ブロックなど）がシリコンチップ上のどこに物理的に配置されるかが決定されます。
  • その目的は、これらのセルを効率的に配置し、セル間で信号が伝搬する距離を最小限に抑えることで、消費電力の削減、処理速度の向上、およびチップ面積の最適化を図ることにあります。
• ルーティング：
  • 配置が完了すると、配線工程では、設計の回路図に基づいて、電気信号が流れる「ルート」と呼ばれる物理的な経路（配線）を作成し、セルのピンを接続します。
  • シリコンチップは垂直な層構造で構成されており、下層は論理ゲートを構成するトランジスタの構成要素に割り当てられ、複数の層がゲート間の配線経路として用いられています。
  • 配線ツールは、これらの接続に対して最適な経路（ルート）を見つけ出し、信号が干渉を受けたり他の経路と短絡したりすることなく、間隔、層の使用、およびタイミングに関する設計ルールを遵守しながら、確実に目的地に到達するようにします。

EDAソフトウェアによって設計の配置および配線が完了した後、生成されたフィジカル設計 に対して解析を行い、その品質を評価することができます。代表的な評価指標には、次のようなものがあります：

• 設計の配線に使用された総配線長（通常は短いほど良い）

• 配置および配線による混雑度（通常、混雑度が低いほど良い）

• 残りのショートまたはオープン数（経路が見つからない場合、一部の信号で配線のショートまたはオープンが発生することがあります）

• 設計ルール違反の数（設計ルール違反を回避できない場合）

EDAツールは、論理ゲートの配置や物理的な配線経路を表示する強力なグラフィカル表示機能も備えています。エンジニアは、デバッグや可視化のために、問題や混雑などが発生している対象領域を拡大表示することができます。 

図1は、論理ゲートの配置（長方形）を示しています：

シノプシス 厳しいタイミング、消費電力、面積の要件を満たす最適な物理設計を生成する、包括的で自動化された配置配線 ソリューションを提供し、個々の設計者の制約や指示も適切に反映します。 シノプシス 自動配置配線 機能を備えた製品には、以下のものがあります：

• Fusion Compiler
• Custom Compiler
• 3DIC Compiler

これらの製品は、配置配線 を中核とする包括的なシリコン設計ソリューションを提供します。統合された環境として、シリコンチップ設計の全プロセスにおいて、実現可能性の検討、プロトタイピング、フロアプランニング 、設計、最適化、解析、検証、および高度なパッケージングをすべて提供します。 シノプシス’配置配線 ソリューションは、個別の孤立した設計ステップではなく、フロー全体における統合された機能です。例えば、配置および配線ステップはタイミングと面積に基づいて行われるため、最適化とフィジカル設計 が密接に連携します。これにより、チップ設計者は、互いに連携していない一連のソフトウェアツールではなく、完全なエンドツーエンドの統合ソリューションを利用できるようになります。

初期のアーキテクチャ検討から、設計の実装、テスト、IP、ソフトウェアおよびハードウェアの検証に至るまで、 シノプシス シリコンチップ設計における次のイノベーションの波を牽引し続けています。