レジスタ・トランスファ・レベル（RTL）設計とは何ですか？

レジスタ

RTL設計において、一定量のデータを格納できるハードウェア要素は「レジスタ」と呼ばれます。これらは通常、Dフリップフロップとして実装されます。レジスタの値は、論理演算への入力として読み出したり、演算の出力として設定したりすることができます。レジスタ間のデータの流れや、演算によってデータがどのように変化するかを明らかにすることが、RTL設計の根本的な目的です。

ハードウェア記述言語（HDL）

RTL設計において最も重要な部分は、回路の動作を記述するコードです。HDLとは、変数、関数呼び出し、if-then-elseやCASEのような論理文、ブール式、数学的演算などを備えた、プログラミング言語によく似た仕様記述言語です。ただし、HDLは電子回路（通常は集積回路）の動作や構造を記述するために特別に設計されています。 HDLがプログラミング言語と一線を画す点の一つは、言語内に「時間」という概念が組み込まれており、回路内のクロックによって演算をトリガーできることです。  

これは、回路内のデジタルクロックの値を定義する変数を使用することで実行できます。この単純なインバータを記述したVHDL例では、クロック値clkがロー状態からハイ状態（立ち上がりエッジ）になると、出力（Q）が入力値（D）に設定されます。

D <= not Q;

process(clk)
begin
    if rising_edge(clk) then
        Q <= D;
    end if;
end process;

最も一般的に使用されているHDLである「超高速集積回路ハードウェア記述言語（VHDL）」は、冗長で強型付けの言語であり、その構文はC言語とは似ていません。より複雑なシステム設計を記述する際には、このHDLが好んで用いられます。 

もう1つの一般的なHDLとして、VerilogやそのスーパーセットであるSystemVerilog が挙げられます。これらはより簡潔で、弱型であり、柔軟性が高く、構文はC言語のコードに似ています。習得が容易で記述も簡単であるため、エンジニアは開発を始めたばかりの時や、回路がそれほど複雑でない場合に、これらを好んで使用します。IEEEは、VerilogとVHDLの両方を業界標準として定めています。 

ここでは、両方の言語でANDゲートの簡単な例を紹介します。ANDゲートには2つの入力と1つの出力があります。入力が両方とも1の場合、出力は1になります。入力が異なる場合、または両方とも0に設定されている場合、出力は0になります。 

VHDLでは、ANDゲートを次のように記述します。 

エンティティ my_and は -- まず、エンティティを定義します
port (
inp1: in std_logic; -- 1番目のポート
inp2: in std_logic; -- 2番目のポート
rst: out std_logic -- 出力ポート
);
end my_and;

architecture blk of my_and is -- Next, define the architecture
begin
  process(inp1, inp2) -- With the inputs, do the following
  Begin
    -- Use a simple if-then-else statement
    if((inp1=’1’) and inp1=’1’))then
      rst <= ’1’;
    else
      rst <= ’0’;
    End if;
  end process
end blk;

Verilogでは、ANDゲートを次のように記述します。

module my_and(inp1,inp2,rst); // モジュールを定義 call
input inp1, inp2; // 入力と出力を定義
output rst;

rst = inp1 & inp2; // &（AND）演算子を使用

endmodule

このロジックは、2つの入力ポートの値を受け取り、両方のポートが1の場合に出力を1に設定します。これは単純な例ですが、この種のコードはシステム内のあらゆるエンティティを表現でき、それらを組み合わせることでデジタル回路全体を定義することができます。代表的な基本構成要素には、加算器、乗算器、カウンタ、メモリ、ステートマシンなどがあります。 設計エンジニアがシステムを定義すると、そのコードはコンパイラに送られます。エラーなくコンパイルされれば、エンジニアはその結果を用いてシステムのテストを行うことができます。

論理演算

RTL設計には2種類の演算があります。1つ目は論理演算で、レジスタに格納されたデータのビット単位の評価や変更を行います。AND、OR、NOT、XOR、シフトなどの論理演算は、HDLで論理的な挙動を定義することで実現されます。上記の例は、VHDLおよびVerilogでANDをどのように表現できるかを示しています。論理演算は、ハードウェアにおける論理ゲートに相当します。 

算術演算

RTL設計における2つ目の演算の種類は、算術演算です。これらはレジスタ内のデータを用いて、加算、減算、乗算、除算を行います。HDLでは、標準的な数学演算子を用いて表現されます。例として、VHDLで2つの数値を加算する場合は、次のような記述になります：

rst <= inp1 + inp2;

— ここで、inp1 および inp2 は 2 つの入力レジスタであり、rst は出力レジスタに割り当てられる。RTL における算術演算は、加算器、減算器、乗算器、除算器などの専用の物理要素を表す。 

同期および非同期アクション

RTL設計では、データの流れを同期方式または非同期方式のいずれかで表現することができます。同期方式の場合、ルーチンはその関数へのシステムクロック入力によって実行（またはトリガー）されます。非同期方式の場合、1つ以上の入力ポートの値が特定の方法で変化したときにルーチンが実行されます。これは、if文を用いてクロック入力または非クロック入力の入力値が変化したかどうかを確認することで実装されます。 

1. 高レベル合成 

このフローにおける最初のタスクは、デバイスの仕様を、可能な限り手作業による修正を最小限に抑えてHDLコードに変換することです。多くの場合、エンジニアはデバイスの望ましい動作をCやC++などの標準的なプログラミング言語で表現します。その後、ソフトウェアツールが、ソフトウェアモデル内のアルゴリズムを、選択された仕様記述言語に分解します。このステップは、単純な設計では省略することもできますが、より複雑な設計においては、かなりの労力を節約することができます。 

2. RTLコーディング

その後、エンジニアがコードを作成または改良します。設計者は、特定のレジスタの詳細、必要な演算、およびデータの流れについて検討します。このステップにおける重要な要素の一つは、共通の演算やシステムの特定の部分を記述するためにモジュールを使用することです。モジュールが一度作成されれば、適切な場面で再利用することができ、設計全体の複雑さを大幅に軽減することができます。 

3. 性能・消費電力・面積（PPA）の最適化

コーディングが完了すると、最適化プロセスが開始されます。このステップの目的は、パフォーマンスの向上、消費電力の最小化、および設計の物理的なサイズの縮小にあります。 

タイミングおよび論理シミュレーション：シミュレーションツールを使用して、タイミング解析を行い、システム全体のレジスタ値を追跡します。レジスタ転送レベルで設計を検証し、回路全体にタイミング上の問題がないこと、および演算によって期待通りの出力が得られることを確認します。設計チームはここで、設計プロセスの可能な限り早い段階で、電源グリッチを含むシステム上のあらゆる問題をデバッグします。 

消費電力の推定：システム内の各デバイスは一定量の電力を消費するため、設計エンジニアは消費電力の量を把握し、設計を反復的に見直して電力の分布を把握し、消費電力を最小限に抑える必要があります。 

面積の最小化：集積回路内の各素子は、それらの素子間の配線と同様に、物理的なスペースを占めます。RTL設計プロセスでは素子の物理的なサイズは考慮されませんが、素子の数や、それら間の接続の複雑さは把握されます。

4. 検証

設計の最適化が完了したら、仕様がすべて満たされていることを確認するために検証を行う必要があります。これは設計プロセスにおいて極めて重要な段階であり、設計を次の段階に進める前に、すべての設計要件を検証しなければなりません。この検証は、RTLシミュレーションまたは形式検証のいずれかによって行われます。 

RTLシミュレーション：設計を動的に検証するために、さまざまなソフトウェアツールが使用されます。入力ベクトルを適用し、その結果として得られる出力ベクトルを期待される結果と比較します。通常、入力と出力は波形として表現されるため、設計エンジニアはシステムの挙動を視覚的に確認することができます。 

形式検証：これは、自動化を用いて一連の挙動要件を、システムの動作空間全体を探索する する数学的アルゴリズムに変換する静的検証プロセスである。その後、その結果を数学的に評価し、正しさを検証する。 

5. RTL合成

システムの設計が完全に検証された後、RTL合成を用いて、RTL設計のHDLコード表現をゲートレベルのネットリストに変換します。これは、電子設計自動化（EDA）ツールにおいて、生成された回路図を物理レイアウトに変換するツールのフロントエンドに相当します。