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关键要点
- 定义：软硬件协同设计是指将芯片及其运行软件同步（而非按串行顺序）进行设计的一种实践，以确保完整系统满足其性能、功耗和延迟目标。
- 核心机制：硅片的架构决策是在考量软件工作负载的情况下作出的，软件会根据硬件的约束条件进行修改和精炼，且二者在芯片制造前会进行联合验证。
- 核心差异化优势：对于物理 AI 而言，协同设计使得在严格的能量、延迟和热设计预算内，在设备上运行多模态感知和推理成为可能。
- 主要价值：与串行设计流程相比，它能提供更高的每瓦性能、实现首陀流片成功、加快上市时间并降低风险。
- Synopsys 的角色：Synopsys 提供贯穿协同设计全流程的工具——涵盖架构探索、RTL 与功耗优化、AI 驱动的设计空间优化、3D-IC 设计以及仿真——从而赋能从硅片到系统的工程解决方案。
定义
软硬件协同设计是一种工程方法，其中硅片设计与在其上运行的软件同步进行，并在二者之间交换数据和约束。在传统流程中，硬件和软件分别开发，并在设计后期进行集成。在协同设计流程中，芯片的架构决策是在充分考量软件工作负载的情况下做出，同时软件也会根据硬件的约束条件进行修改和精炼。其目标是构建一个软硬件高度契合的系统，以满足严苛的性能和效率目标。
当系统余量较小、必须在固定的功耗范围内提供高计算吞吐量、以目标速度通信且稳定可靠时，这种方法尤为重要。物理 AI 系统恰好属于这一范畴。有关协同设计所产生加速器的定义，请参见什么是 AI 加速器？；本文重点探讨可产出高效 AI 片上系统（SoC）的协同设计工作流程。
为什么物理 AI 需要协同设计
物理 AI 系统必须通过多个传感器感知环境、解读大量输入并执行操作，通常需要在毫秒级内完成，且往往依赖电池供电。在边缘设备而非云端运行大型多模态模型，将计算置于靠近传感器和执行器的位置，这不仅降低了延迟，也对芯片本身的高效处理能力提出了集中需求。三大制约因素使这一过程充满挑战，并凸显了协同设计的必要性。
| 约束 | 物理 AI 面临的挑战 | 协同设计方案 |
| 能效比 | 移动系统自带电源，因此衡量标准是在功耗预算内的吞吐量（每瓦 TOPS），而非单纯的原始吞吐量。 | 从之初即实现功耗与架构的同步优化 |
| 延迟 | 信号必须在传感器、计算单元和执行器之间以足够快的速度传输，以支持实时操作。 | 使加速器和内存架构适配工作负载 |
| 热设计与物理限制 | 高效的硅片运行温度更低，且符合物理设备的尺寸和重量限制。 | 功耗完整性与热感知签核 |
通用处理器很少能同时满足这三点要求。满足这些要求需要神经处理单元（NPU）和 AI 加速器 IP 等专用硅片，并需与其将运行的软件进行协同设计。多模态物理 AI 对下一代 NPU 的要求将在为什么下一代 NPU 对物理 AI 至关重要中进行探讨。
图 1 — 三大制约因素。物理 AI SoC 必须同时满足能效比、延迟和热设计限制。孤立地优化其中任何一个通常会损害其他方面，这也是硬件和软件需要同步设计而非按顺序设计的原因。
协同设计工作流程
物理 AI SoC 的协同设计在流程的每个阶段将硬件和软件视图结合在一起。Synopsys, Inc.（Nasdaq: SNPS）提供用于设计、签核和验证所有阶段的工具。
图 2 — 协同设计工作流程。四个阶段相互关联、相辅相成：架构探索根据目标 workload 设定结构；功耗与性能优化确保设计符合预算；AI 驱动的优化探索设计空间；集成与验证则在流片前确认硬件和软件能够正确协同工作。虚线反馈箭头表明了其迭代特性 —— 任何阶段的发现都可以对先前的决策进行修正。
1. 架构探索
协同设计在编写任何寄存器传输级（RTL）代码之前就已经开始，通过评估候选架构与目标工作负载的匹配度来展开。Synopsys Platform Architect 支持对处理器、内存和互连选择进行早期探索，使架构师能够了解设计将如何处理预期的 AI 工作负载，以及瓶颈（通常为内存带宽）将出现在何处。Synopsys RTL Architect 执行早期的架构探索和优化，并对 RTL 的功耗、性能、面积（PPA）以及拥塞影响进行分析与优化。
2. 功耗与性能优化
由于每瓦性能是核心约束条件，因此功耗分析与优化贯穿于设计早期，而非在末期才进行检查。Synopsys SpyGlass Power 可在 RTL 阶段评估并降低功耗，而 Synopsys RedHawk-SC 则在流程后期提供功耗完整性签核。Synopsys PrimePower 提供了一个全面、具物理感知且具备签核准确度的功耗分析解决方案，涵盖从早期 RTL 探索到最终门级签核的全过程，同时 Synopsys Fusion Compiler 将具功耗感知能力的综合与物理实现一直延伸至版图阶段。在多个阶段持续优化功耗，可确保设计在不断演进的过程中始终符合功耗预算要求。
3. AI 驱动的设计优化
AI 技术本身即可加速设计空间探索。Synopsys DSO.ai 运用机器学习在设计空间中进行搜索，从而实现比在相同日程内通过人工迭代通常所能达到的更好的功耗、性能和面积（PPA）成果。Synopsys 3DIC Compiler 通过提供集成芯片与封装协同设计的统一、可扩展且自动化的环境，应对 3D IC 设计的独特挑战，从而助力复杂的多裸芯（multi-die）设计实现更优的 PPA 并加快上市进程。
4. 集成与验证
加速器必须与周围的 SoC 紧密集成，并且必须在硅片问世之前对硬件和软件进行联合验证。Synopsys ZeBu 仿真系统可让团队在设计早期针对硬件设计运行真实软件工作负载，从而确保硬件与软件在流片前很久就能实现协同匹配。在硅片问世之前针对设计运行生产级软件，意味着使用电子数字孪生——即在设计阶段使用、且可贯穿整个生命周期的电子硬件虚拟复制品。加速器与完整 SoC 所需的接口、基础及安全 IP 共同实现集成。
协同设计流程中的核心技术
流程中的每个阶段都依赖于具有独特功能的工具。按功能（而非按其在日程中出现的位置）对它们进行分组，有助于阐明各自的贡献。
| 阶段/功能 | 功能介绍 | Synopsys 技术 |
| 架构探索 | 针对 AI 工作负载评估架构；优化 RTL 以改善 PPA 和拥塞情况 | Platform Architect、RTL Architect |
| RTL 功耗分析 | 在 RTL 阶段及早降低功耗 | SpyGlass Power |
| 功耗分析与签核 | 从 RTL 到门级签核的具物理感知功耗分析 | PrimePower |
| 功耗完整性签核 | 在流程后期确认配电网络 | RedHawk-SC |
| 综合与实现 | 从功耗感知综合到布局 | Fusion Compiler |
| AI 驱动的设计空间优化 | 追求更优的功耗、性能和面积 (PPA) | DSO.ai |
| 3D-IC 设计 | 实现多裸芯的芯片与封装协同设计 | 3DIC Compiler |
| 硬件-软件验证 | 在流片前在设计上运行软件 | ZeBu 仿真 |
协同设计实践
协同设计的价值在量产硅片中得到了充分体现。边缘 AI 企业 SiMa.ai 在设计其用于多模态物理 AI 的第二代 Modalix SoC 时，使用 Synopsys 工具和 IP 在内部完成了完整的从设计到流片（tape-out）的流程，并实现了首次流片（A0）即零缺陷。SiMa.ai 表示，Modalix 能够提供“竞品 10 倍的每瓦性能”，并且在配置为四芯片集群时，“算力高达 200 TOPS”。
该团队将成功归功于在仿真平台上进行的早期硬件-软件集成。“通过使用 ZeBu，我们甚至在芯片到达之前就能运行 Llama 模型工作负载，这帮助我们增强了对设计健康状况和软件成熟度的信心，”SiMa.ai 硬件工程副总裁 Srivi Dhruvanarayan 表示。完整内容请参阅 SiMa.ai 客户案例。
协同设计与传统串行设计的对比
将协同设计与传统串行流程进行对比，两者的差异便一目了然。
| 维度 | 传统串行设计 | 硬件-软件协同设计 |
| 工作顺序 | 先做硬件，流片后开发软件 | 硬件与软件同步开发 |
| 集成时间点 | 流片之后的后期阶段 | 基于仿真和虚拟模型的早期阶段 |
| 功耗优化 | 在接近尾声时进行检查 | 从架构阶段开始持续优化 |
| 流片失败风险 | 较高，问题在制造后才暴露 | 较低，问题在硅前阶段暴露 |
| 契合具身智能预算 | 难以达成能效比（每瓦性能）目标 | 专为达成这些目标而设计 |
图 3 — 协同设计与串行设计对比。在串行开发时间线中，软件集成需等待芯片就绪，导致问题暴露晚、代价高。而在协同设计时间线中，硬件与软件并行推进，并通过仿真尽早协同，从而在送交制造前发现并解决问题。协同设计时间线被突出显示为符合具身智能预算的路径。
软硬件协同设计的核心优势
更高的能效比
通过芯片与软件的协同设计，系统能够达成移动具身智能所依赖的每瓦TOPS（每瓦运算性能）目标，而通用型方法往往难以实现这些目标。
首陀片成功
在送交制造前对硬件和软件进行联合验证，可降低重新流片（respin）的风险，此类风险可能导致数百万美元的成本以及数月的进度延误。
更快上市时间
并行开发硬件和软件，而非串行开发，能够缩短整体项目周期。
更低的开发风险
通过在仿真和虚拟模型上尽早暴露出集成问题，确保在修复成本较低的阶段将其解决。
工业应用
| 行业 | 协同设计的重要性场景 | 示例 |
| 汽车 | 受制于安全与功耗约束的 ADAS 及自动驾驶 SoC | 与软件栈协同设计的感知与推理芯片 |
| 机器人 | 用于感知和控制的端侧推理 | 匹配机器人工作负载的高效加速器 |
| 边缘 AI 设备 | 在严苛功耗预算下实现始终在线的感知 | 在本地运行多模态模型的智能摄像机与传感器 |
| 无人机及无人航空器 (UAV) | 轻量化、低功耗的自主性 | 为提升效率而联合设计的飞行与导航计算 |
工程挑战
系统复杂性
软硬件协同设计增加了交互决策的数量，这要求严谨的架构设计与跨团队协作。
工具与IP集成
高效的SoC需集成必须协同工作的加速器、接口、基础IP及安全IP；而一致的工具链则有利于实现高效集成。
内存带宽
大型AI模型往往受限于内存带宽；在不超出功耗预算的前提下提供充足的带宽，是协同设计面临的核心挑战。
软硬件验证工作量
在流片前验证软硬件行为的正确协同，需要仿真器与虚拟模型基础设施，以及构建具有代表性的测试工作负载。
常见问题解答
软硬件协同设计是指将芯片及其运行软件同步进行设计的一种实践，以确保完整系统满足其性能、功耗和延迟目标。它取代了硬件和软件分别开发并在设计后期才进行集成的串行流程。
物理 AI 系统必须在设备的严格功耗、延迟和热设计约束下运行严苛的 AI 工作负载。通过将芯片和软件联合设计，工程师能够使二者紧密匹配以满足这些约束，而这是串行流程很难实现的。
神经网络处理单元 (NPU) 是一种专用芯片，其执行 AI 推理的效率远高于通用处理器。在 AI SoC 中，它负责处理感知和推理工作负载，这使得物理 AI 设备能够在功耗预算内实时处理传感器数据。
每瓦 TOPS 用于衡量芯片每消耗一瓦功率所能提供的每秒万亿次运算次数。对于自带电源的移动式物理 AI 系统而言，这种效率指标比单纯的吞吐量更为重要，因为它决定了电池续航时间和热行为。
仿真使团队能够在芯片制造之前，针对硬件设计运行真实的软件工作负载。这种早期集成能够在修复成本较低的阶段暴露性能和功耗问题，并确保硬件和软件在一次流片 (tape-out) 时能够协同工作。
在传统设计中，硬件优先完成，软件则在硅片可用后才进行集成，因此集成问题往往会在后期暴露。在协同设计中，硬件和软件并行开发并尽早进行联合验证，从而降低了重投片 (respins) 的风险，并有助于达成严苛的效率目标。
常见类别包括架构探索（Synopsys Platform Architect、RTL Architect）、RTL 与功耗优化（SpyGlass Power、PrimePower、Fusion Compiler）、功耗完整性签核 (RedHawk-SC)、AI 驱动的设计空间优化 (DSO.ai)、3D-IC 设计 (3DIC Compiler) 以及用于软硬件验证的仿真 (ZeBu)。
不是。协同设计将大量的集成和验证工作转移到了硅片制造前的虚拟模型和仿真阶段，但最终验证仍需要物理硬件，特别是对于安全性要求极高的产品。
探索 Synopsys IP 与设计解决方案
构建高效的具身智能SoC有赖于在整个设计流程中实现硅片与软件的完美匹配。了解有关用于AI SoC的Synopsys IP和设计解决方案的更多信息。
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