什么是Die-to-Die接口？

die-to-die 接口与其他任何芯片间接口一样，可在两个芯片之间建立可靠的数据链路。

该接口在逻辑上分为物理层、链路层和事务层。它在芯片运行期间建立并维持链路，同时向应用程序提供一个连接到内部互连架构的标准化并行接口。

通过添加前向纠错 (FEC)、循环冗余校验 (CRC) 以及重传等错误检测与纠正机制，可确保链路可靠性。

物理层架构可以基于SerDes ，也可以基于并行架构。

• 基于SerDes 的架构包括并行-串行（串行-并行）数据转换、阻抗匹配电路以及时钟数据恢复或时钟转发功能。它支持NRZ信号传输或PAM-4信号传输以实现更高的带宽，最高可达112 Gbps。SerDes 架构的主要作用是最大限度地减少在有机基板等简单二维封装中的I/O互连数量。
• 并行架构包含许多并联的低速、简单收发器，每个收发器由一个驱动器和一个接收器组成，并采用时钟转发技术以进一步简化架构。该架构支持DDR 类信号传输。并行架构的主要作用是在高密度2.5D型封装（如硅中介层）中最大限度地降低功耗。

现代芯片的实现正趋向于基于在封装中采用多裸片（multi-die）解决方案，以提高模块化和灵活性。这种multi-die方案还能通过将功能拆分为多个裸片来提高良率，从而实现更具成本效益的解决方案——尤其是当（单片）芯片尺寸接近光刻掩模的完整尺寸时。

芯片之间的接口必须满足此类系统的一切关键要求：

• 能效。multi-die 系统的实现应与等效的单片实现具有同等能效。Die-to-die 链路采用短距离、低损耗且无显著不连续性的信道。PHY架构利用了良好的信道特性，从而降低了PHY的复杂度并节省了功耗。
• 低延迟。将服务器或加速器 SoC 划分为多个芯片时，不应因访问不同芯片中延迟差异显著的内存而导致出现非统一内存架构。Die-to-die 接口采用简化的协议，并直接连接至芯片互连架构，以最大限度地降低延迟。
• 高带宽效率。先进的服务器、加速器和网络交换机需要在芯片之间传输海量数据。die-to-die 接口必须能够在减少芯片边缘占用空间的同时，支持所有所需的带宽。通常采用两种方案来实现这一目标：一是通过部署每通道数据速率极高的 PHY（高达 112 Gbps）来最小化所需通道数；二是通过在低数据速率通道（每通道最高 8 Gbps）上采用更小凸点间距（微凸点），并将大量此类通道并行化以达到所需带宽，从而提高 PHY 的密度。
• 稳健链路。 die-to-die 链路必须无错误。该接口必须实现低延迟的错误检测和纠错机制，且该机制必须足够稳健，能够检测所有错误并以低延迟进行纠错。这些机制通常包括前向纠错（FEC）和重试协议 。

通过将多个芯片集成到一个封装中， Chiplet（芯粒） 不仅为延续摩尔定律提供了另一种途径，同时还能实现产品模块化以及工艺节点优化。Chiplet被应用于计算密集型、工作负载繁重的应用场景，例如高性能计算(HPC) 。

针对高性能计算（HPC）、网络、超大规模数据中心和人工智能（AI）等应用，die-to-die 接口主要有四种用例 ：

可扩展SoC

其目标是通过虚拟（die-to-die ）连接将芯片连接起来，从而提升计算能力并针对服务器和 AI 加速器 打造多款 SKU，实现Die之间紧密耦合的高性能。