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定义
3DIC 是一种三维集成电路（IC），通过将不同的芯片或晶圆垂直堆叠在一起，封装成单一封装而制成。在 3DIC 封装内部，器件通过硅通孔（TSV）或混合键合技术相互连接。
为什么选择三维集成电路（3DIC）？
在2DIC中，每个芯片均单独封装，并布置在印刷电路板（PCB）上。随后，同一封装内的多个芯片通过导电线路相互连接。将多个芯片在单个封装内层层堆叠，比将这些芯片并排放置所占空间更小。堆叠芯片之间的距离更短，使得已知良品的芯片之间能够更快地交换数据，同时消耗更少的能量。
与传统的2DIC设计相比，这种方法具有多项优势，包括性能提升、功耗降低以及更小的外形尺寸。与传统的2DIC相比，3DIC设计技术能够实现异构集成、更高效地利用空间，并提升电气性能。
3DIC采用硅中介层和垂直过孔（TSV），以实现不同IP之间的更好互联。 硅中介层 是一种薄硅晶圆，用于2.5D和3DIC设计中，以在单个封装内连接多个芯片。它充当基板（基底 ），芯片放置其上，并通过细间距垂直通孔（TSV）和微凸点进行连接。与传统的2DIC相比，这种设计能够实现更好的散热效果、更低的功耗、更高的集成密度以及更优的电气性能。
与堆叠芯片之间的数据传输是通过集成在底层芯片中的TSV实现的。这些TSV是由铜等导电材料构成的垂直物理柱。将堆叠芯片封装成单个封装（而非在PCB上采用多封装结构），可使I/O密度提高100倍。借助最新技术，每比特的能耗可降低至原来的30分之一。
Multi-Die（多芯片）入门指南
本指南提供了成功进行多芯片设计所需的关键信息。其中涵盖了多芯片设计的优势和推动因素，以及新项目中的关键考虑因素和指导原则。
3DIC的优势
随着摩尔定律放缓，将更多功能集成到单个芯片中并不总是开发下一代半导体器件的最佳途径。3DIC 提供了一种可行且有价值的替代方案，通过将硅片或芯片垂直堆叠成单个封装器件，在性能、功耗和足迹 方面带来诸多优势。其优势包括：
- 降低成本与足迹 ：设计规模的不断扩大（无论是在功能还是密度方面）正导致严重的成本和良率问题，并延长了开发 周期。 从成本角度来看，一个由不同部件组成的大型系统在硅片实现方面存在多种“最优点”。与其将整个芯片都采用最复杂和/或最昂贵的技术节点节点 ，异构集成允许为系统的不同部分选用“合适”的节点 。这样可以将先进/昂贵的节点仅用于系统的关键部分，而将成本较低的节点用于非关键部分。
- 更高的带宽：提到大型、复杂的SoC时，通常首先考虑的优化是面积。芯片设计师希望将尽可能多的功能集成到芯片中，并提供尽可能高的性能。 但同时还必须满足功耗和热设计预算的要求，这一点在移动设备 、可穿戴设备增强现实(AR) 以及IoT 等应用中尤为关键（尽管在数据中心的高性能计算等领域，当整体能耗同样被列为优先考虑因素时，这一点也变得越来越重要）。采用3D结构使设计人员能够在不超出足迹 和高度限制的前提下，继续为产品添加功能，同时降低硅片成本。
- 更低的功耗：随着对更低功耗的需求激增，对更小封装尺寸的需求也在不断增长。3DIC 能够提供容量更大（门电路和存储器）的解决方案，这些解决方案有望采用最先进的节点 工艺集成在单个芯片上。垂直堆叠可实现更短、更快的互连，从而降低功耗。
- 异构集成：使用多个异构芯片可提供灵活性，因为可以混合使用不同的制造工艺、技术节点甚至基础技术。现有芯片无需重新设计即可被重复利用并集成到单个芯片中，这也是降低风险的另一种方式。此外，通过重复利用，还能有机会瞄准多个终端市场应用。
3DIC技术在降低功耗的同时提升互连性能的优势
| 包装类型（2D/3D） | 每平方毫米的IO数 | 数据传输功耗（pJ/bit） |
|---|---|---|
| 引线键合（2D） | <10 | 10 |
| 倒装芯片凸块 （2D） | <100 | 1.5 |
| Micro凸块 (2D) | <1000 | 0.5 |
| TSV（硅通孔）（3D | <10000 | 0.1 |
| 杂合键（3D） | 最多 1,000,000 | 0.05 |
3DIC的理想应用场景
3DIC非常适合各类旨在集成更多晶体管、降低功耗或缩小面积的芯片。众多不同的芯片领域都能从3DIC技术中获得各不相同的优势，而且3DIC在一些要求最为严苛的半导体应用中正获得越来越多的认可。
紧凑型足迹 在移动设备 设备、物联网（IoT ）以及其他空间极为宝贵的应用场景中具有重要价值。其容量和灵活性非常适合计算密集型应用，例如高性能计算(HPC) 、数据中心、云计算、人工智能（AI）和机器学习（ML）。
下图展示了受益于3DIC技术的增长领域：
| 3DIC 的优势 | |||||
| 细分市场 | 功率较低 | 高性能 | 较小尺寸 | 更多内存 | 更大的带宽 |
| 移动市场 | ✔ | ✔ | ✔ | ||
| 高性能计算 | ✔ | ✔ | ✔ | ||
| 增强现实(AR)/VR（XR） | ✔ | ✔ | ✔ | ✔ | ✔ |
| 人工智能 | ✔ | ✔ | |||
| 网络 | ✔ | ✔ | ✔ | ✔ | |
| IoT | ✔ | ✔ | |||
3DIC的设计挑战
3DIC设计中存在若干多物理场挑战，包括传热、 电迁移、应力和应变以及热膨胀。这些挑战源于3DIC结构的复杂性和相互关联性——在该结构中，多个芯片相互堆叠，并通过垂直过孔（TSV）和微凸点相互连接。
热膨胀也是3DIC设计中的一大挑战。随着集成电路（IC）温度的变化，IC中使用的不同材料会以不同的速率膨胀，从而产生应力和翘曲，进而影响其性能和可靠性。热传导会进一步加剧3DIC设计中的温度分布复杂性。由于晶体管和其他元件的密度很高，3DIC中的热传导变得十分困难。 大部分热量被困在系统内部，导致温度升高。这种现象被称为自热。3DIC由数十亿个元件构成，这些元件通过长长的互连线连接。这些长互连线产生的焦耳热是导致整体温度升高的另一个主要问题。在设计3DIC时，必须对这些热源进行监测和分析，以确保其性能的可靠性。
3DIC 和 新思科技
3DIC Compiler
新思科技 3DICCompiler是电子设计自动化（EDA）行业中唯一一个用于在单一封装内进行端到端多芯片设计与集成的统一平台。它提供了一个具备 3D 可视化功能的单一图形用户环境，支持 3DIC 的探索、设计、实现、验证 以及签核。该平台基于 新思科技 Fusion Design Platform™ SoC级IC设计通用数据模型构建，在容量和性能方面具备可扩展性。3DICCompiler 支持数十万条芯片间互连，这是传统IC封装工具无法实现的。它提供全套自动化功能，包括功耗完整性 以及考虑热设计和误报 的优化，从而最大限度地减少设计迭代次数。
该技术的优势包括：
- 采用多芯片集成的一体化方法，实现最佳的系统级封装（SiP）解决方案
- 统一平台的强大3D可视化功能，提供直观的操作环境，并缩短整体集成时间
- Ansys的硅封装-PCB技术与系统级信号完整性 、电源完整性 及热分析实现了无缝集成，从而加快了收敛速度并减少了迭代次数
新思科技 IP
设计人员正在将SoC拆分为多个芯片，以提高良率、PPA ，并增强各种用例 （如芯片拆分、芯片解耦、计算扩展和功能聚合）的可扩展性。为了满足此类多芯片SoC对芯片和SDRAM 连接的广泛要求，SoC设计人员正在使用 新思科技’经过硅验证的 新思科技 Die-to-Die 且HBM 的IP解决方案。这些解决方案提供低延迟控制器和节能型PHY，可在最先进的FinFET 工艺上实现，并支持2.5D或3D封装技术。die-to-die IP可实现可靠的112G超短程 和基于并行架构的HBI链路，而HBM IP则支持高达921 GB/s的HBM3 SDRAM。
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