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定義
High Bandwidth Memory 3（HBM3）は、2022年1月にJEDECによって策定された3D積層型同期ダイナミックランダムアクセスメモリ（SDRAM）のメモリ規格（JESD238）であり、従来のHBM2E規格（JESD235D）に比べて大幅な改良が図られています。 これらの改良点には、大容量化への対応、高速動作、バンク数の増加、信頼性・可用性・保守性（RAS）機能の高度化、低消費電力インターフェース、および新しいクロッキングアーキテクチャが含まれます。HBM3は、AI、グラフィックス、ネットワーク、さらには自動車分野に至るまで、ハイパフォーマンスコンピューティング（HPC）アプリケーションにおいて大きな影響を与えることが期待されています。 HBM3規格では、最大32 Gbの密度と最大16段のスタックが可能となり、合計64 GBのストレージを実現します。これはHBM2Eと比較して約3倍の増加となります。また、最大転送速度は6.4 Gbpsで、HBM2Eの3.6 Gbpsに比べてほぼ2倍の速度を達成しています。
HBM3はどのように機能するのでしょうか？
High Bandwidth Memory 3（HBM3）は、分散インターフェースを介してホストの演算ユニットダイ と緊密に連携する最先端のメモリ技術です。このインターフェースは複数の独立したチャネルに分割されており、各チャネルは非同期で動作する可能性があります。HBM3DRAM は、高速性能とエネルギー効率を確保するために、ワイドインターフェースアーキテクチャを採用しています。各チャネルインターフェースは、ダブルデータレート（DDR ）で動作する32ビットのデータバスを備えた2つの疑似チャネルで構成されています。
各チャネルは、それぞれ固有のDRAM バンクへのアクセスを提供します。あるチャネルからのデータ要求は、別のチャネルに関連付けられたデータにアクセスすることはできません。チャネルは独立したクロックで動作し、同期している必要はありません。
HBM3のメリット
HBM3（High Bandwidth Memory 3）は、前世代のHBM2Eに比べて大幅な性能向上を実現した先進的なメモリ技術です。ストレージ容量、速度、電力効率が向上したHBM3は、グラフィックス、クラウドコンピューティング、ネットワーク、AI、さらには自動車業界にも革命をもたらすことが期待されています。ここでは、HBM3の主なメリットについて概説します。
ストレージ容量の拡大
HBM3は、最大32Gbの密度と最大16段の積層に対応しており、その結果、最大64GBのストレージ容量を実現します。これはHBM2Eと比較して約3倍の増大であり、高度なアプリケーション向けに、より多くのメモリを提供します。
データ転送速度の向上
最高速度6.4 Gbpsを誇るHBM3は、HBM2E（3.6 Gbps）のほぼ2倍の速度を実現しています。そう遠くない将来、市場には第2世代のHBM3デバイスが登場する可能性があります。 HBM2/2E、DDR5（6400 Mbpsから8400 Mbpsへアップグレード）、そして最大6400 Mbpsで頭打ちとなり、すぐに8533 Mbpsで動作するLPDDR5Xに取って代わられたLPDDR5の速度の変遷を見れば、6.4 Gbpsを超えるHBM3の実現は十分にあり得る。
電力効率の向上
HBM2Eは、主にアンターミネートされたインターフェースであることから、すでに転送ビットあたりの消費電力が最も低い水準を実現していますが、HBM3はHBM2Eを大幅に上回っています。HBM3では、HBM2Eのコア電圧1.2Vに対し、コア電圧を1.1Vに低減しています。 コア電源電圧が100mV低下したことに加え、HBM3ではI/O信号電圧もHBM2Eの1.2Vから400mVまで低減されています。
強化されたチャネルアーキテクチャ
HBM3では、HBM DRAMのインターフェースサイズ全体は1024ビットのデータ幅のまま維持されています。しかし、この1024ビットのインターフェースは、現在では16本の64ビットチャネル、あるいはより重要な点として、32本の32ビット疑似チャネルに分割されています。 疑似チャネルの幅が4バイトに縮小されたため、メモリへのアクセスにおけるバースト長は8バイトに増加し、メモリアクセスにおける32バイトのパケットサイズは維持されています。疑似チャネルの数が2倍になることで、HBM2Eに比べて性能が向上します。データレートの向上と相まって、HBM3はHBM2Eに比べて大幅な性能向上を実現できます。
RASの高度な機能
HBM3では、オンダイ エラー訂正コード（ECC）など、信頼性、可用性、保守性（RAS）に関する機能がいくつか改善されています。また、HBM3DRAM デバイスは、デバイスがセルフリフレッシュモードにある場合や、ホストが「リフレッシュ・オール・バンク」コマンドを発行した場合に、エラーチェックおよびスクラブ（ECS）機能もサポートしています。 ECS 処理の結果は、IEEE 規格 1500 テストアクセスポート（TAP）を介して ECC 透過レジスタにアクセスすることで取得できます。HBM3 規格の新しい RAS 機能は、リフレッシュ管理（RFM）または適応型リフレッシュ管理（ARFM）をサポートしています。
新しいクロッキングアーキテクチャ
HBM3では、ホストからデバイスへの従来のクロック信号とデータストローブ信号を分離することで、クロッキングアーキテクチャが変更されています。 実際、HBM3におけるWDQSおよびRDQSの新しい最大レートは3.2 GHzであり、最大6.4 Gbpsのデータ転送レートを実現しますが、ホストからデバイスへのCKの最大動作レートは（データチャネルが6.4 Gbpsで動作している場合でも）わずか1.6 GHzにとどまります。 クロック信号をストローブ信号から切り離すことで、クロック信号をデータストローブよりも大幅に低い速度で動作させることが可能になります。CAクロックの最大レートが1.6 GHzに制限されたため、CAバス上の情報の最大転送レートは3.2 Gbpsとなりました。 HBM2Eでは3.6 GbpsのCA転送速度が必要ですが、HBM3ではコマンドおよびアドレス（CA）の転送速度として3.2 Gbpsのみが必要です。
高速内部クロッキング
新しいHBM3クロッキングアーキテクチャにより、ユーザーはHBM2EからHBM3への移行においても、低レイテンシかつ高性能なソリューションに注力し続けることができます。HBM3におけるCAバスの最大定義周波数は1.6 GHzであり、データストローブは3.2 GHzで動作します。 これにより、ユーザーはHBM3コントローラおよびPHYに対してDFI 1:1:2の周波数比を実現できます。この場合、コントローラ、DFI、PHY、メモリクロックはすべて1.6 GHzで動作し、ストローブ周波数は3.2 GHzとなります。これにより、設計者はCAインターフェースに対してDFI 1:1の周波数比、データに対してDFI 1:2の周波数比を実現でき、これらすべてがレイテンシを最小限に抑えます。
| メリット | 詳細 |
| ストレージ容量の拡大 | スタックあたり最大64 GB（32 Gb × 16段） – HBM2Eの約3倍 |
| データ転送速度の向上 | 6.4 Gbps – HBM2E（3.6 Gbps）のほぼ2倍；将来的な速度向上の余地あり |
| 電力効率の向上 | コア電圧 1.1V、I/O電圧 400mV – HBM2Eから改良 |
| 強化されたチャネルアーキテクチャ | 16チャンネル、32疑似チャンネル。パフォーマンス向上のためバースト長を延長 |
| RASの高度な機能 | On-ダイ 、ECC、ECS、適応型リフレッシュ（ARFM） |
| 新しいクロッキングアーキテクチャ | CKとストローブを分離；CKは1.6 GHz、ストローブは3.2 GHz |
| 高速内部クロッキング | 遅延低減のためのDFI 1:1（CA）、DFI 1:2（データ）の周波数比 |
どのようなソリューションを シノプシス どのようなソリューションを
シノプシス グラフィックス、クラウドコンピューティング、ネットワーク、AI、自動車などのアプリケーション向けに、コントローラ、PHY、検証IP を含む包括的なHBM3 IPソリューションを提供しています。JEDECの積極的なメンバーとして、 シノプシス 最新のメモリ規格の開発と普及を推進し、SoCの具体的な要件に合わせてカスタマイズ可能なメモリインターフェイスIP ソリューションを提供しています。
| ソリューション | 説明 | 主な機能 |
| HBM3 コントローラ IP | 消費電力、レイテンシ、帯域幅、面積の面で最適化されており、JEDEC HBM3規格に対応しています | 疑似チャネルのサポート、APB v2.0 設定レジスタ |
| HBM3 PHY IP | HPC、AI、グラフィックス、ネットワーク向けの物理インターフェース；最大7200 Mbps | 低消費電力、マイクロバンプアレイ、4つのアクティブ状態 |
| HBM向けVC検証IP | HBM設計向けの包括的な検証ソリューション | プロトコル／タイミングチェック、ECC、ベンダー認証 |
シノプシス HBM3 コントローラ IP
シノプシス のHBM3コントローラIPは、消費電力、レイテンシ、帯域幅、および面積の面で最適化されており、JEDEC HBM3規格に対応しています。このコントローラは、 シノプシス HBM3 PHY IPと拡張DFI 5.0インターフェースを介して相互運用し、完全なメモリインターフェースソリューションを構築します。疑似チャネル対応と柔軟な設定オプションを備えたこのHBM3コントローラは、メモリ帯域幅を向上させます。このコントローラIPにはソフトウェア設定レジスタが含まれており、ArmAMBA APB v2.0仕様インターフェースを介してアクセス可能です。
シノプシス HBM3 PHY IP
シノプシス のHBM3 PHYは、最大7200 Mbpsで動作する高帯域幅のHBM3DRAM インターフェースを必要とする、ハイパフォーマンスコンピューティング（HPC）、AI、グラフィックス、およびネットワーク向けのASIC、ASSP、システムオンチップ（SoC）アプリケーション向けの、完全な物理層（PHY）IPインターフェースソリューションです。 シノプシス HBM3 PHYは、他のどのオフチップメモリインターフェースと比較しても優れた電力効率を実現し、動的な周波数スケーリングを可能にする最大4つのアクティブ動作状態をサポートしています。面積を最小限に抑えるため、このPHYは最適化されたマイクロバンプアレイを採用しています。より長いチャネル長に対応しているため、性能に影響を与えることなく、SoC上でのPHYの配置にさらなる柔軟性がもたらされます。このPHYは、 シノプシス HBM3コントローラIPおよびHBM3メモリモデルVIPと組み合わせることで、完全なHBM3インターフェースソリューションを提供します。
HBM向けVC検証IP
Synopsys VC Verification IP for HBMは、プロトコル、手法、検証、および生産性を向上させる包括的な機能セットを提供し、ユーザーによるHBMベースの設計の迅速な検証を実現します。Synopsysは、JEDEC、ONFi、SD、SPIなどの標準化団体による最新の正式規格および策定中の規格をサポートする、DRAMおよびFlash Memory VIPの包括的なポートフォリオを提供しています。SynopsysのVIPチームは、主要なメモリベンダーと密接に連携し、各社製デバイスとの100%の互換性を保証しています。Synopsys Memory VIPは、メモリコントローラおよびPHY IPの設計チームによって、実行時およびランダムなJEDEC・ベンダー製パーツの選択、プロトコルおよびタイミングのチェック、ならびに機能カバレッジを活用した検証サインオフに使用されています。主要メモリベンダー、SoCマーケットメーカー、業界をリードするIPチームとの早期の採用および協業により、Synopsys Memory VIPの品質が保証されています。
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