什么是“综合”？

综合从RTL代码开始，该代码通过寄存器、运算和数据流来描述数字电路的行为。综合过程包括以下几个关键步骤：

1. 解析与展开：综合工具读取RTL代码，检查错误，并构建设计的内部模型，同时解析模块和层次结构。
2. 技术映射：该工具将RTL逻辑转换为由标准 逻辑门和触发器组成的网络，这些元件属于目标技术库。
3. 优化： 网表 针对最小面积、低功耗和高性能等设计目标进行了优化。通常会采用逻辑最小化、时序重调和资源共享等技术。
4. 约束 处理：设计人员会提供一些约束条件，例如时钟周期、时序要求和面积限制。综合工具会在优化过程中尝试满足这些约束条件。
5. 输出生成：最终结果是一个门级网表 ，该结果用于后续步骤，如物理设计、布局 以及布线 。

综合工具还会提供反馈，说明设计在多大程度上达到了既定目标。例如，它们可以评估电路是否能以目标时钟频率运行，或者是否能满足特定的面积预算。这种反馈使设计人员能够在设计流程的早期阶段优化其RTL代码或约束条件。

综合与验证和测试密切相关。在综合过程中，可以插入测试结构，以确保对制造出的芯片进行高效的缺陷测试。综合工具还与形式化验证工具协同工作，后者用于检查门级网表 是否在功能上等同于原始的RTL代码，从而有助于在制造前发现错误。

RTL 综合 具体指将寄存器传输级代码转换为门级代码网表 ，而逻辑综合是一个更广义的术语，可涵盖不同抽象层面的优化和变换。实际上，在数字集成电路设计的环境 中，这两个术语常被互换使用。

现代综合技术正在迅速发展。机器学习正被用于预测设计变更的影响并改进优化过程。基于云的综合技术使大规模设计的周转时间更短。将综合与布局 和布线 相结合的统一流程，有助于应对先进芯片日益增长的复杂性和集成度要求。

综合设计为半导体设计流程带来了诸多重要优势：

• 自动化：通过将高级设计自动转换为可制造的硬件，从而减少人工工作量。
• 优化：通过先进的算法，改善功耗、性能和面积等关键设计指标。
• 可扩展性：能够处理日益复杂的设计，从小型控制器到大型片上系统（SoC）器件。
• 可预测性：针对质量指标提供早期反馈，帮助设计师在进行物理实现之前做出明智的决策。
• 集成：与验证、测试和物理设计工具无缝对接，从而简化整个芯片开发 流程。
• 一致性：确保从RTL到硅片制造的整个过程中设计意图得以保留，从而提高可靠性和良率。

新思科技 是电子设计自动化领域的全球领导者，为 FPGA 和ASIC 设计流程提供综合解决方案。

• 关于FPGA 的设计， 新思科技 提供 Synplify®，这是一款广泛应用的综合解决方案，可为可编程逻辑设计提供高质量的结果，重点在于自动插入安全和高可靠性逻辑，从而确保高效的映射和时序收敛。
• 对于ASIC 的设计， 新思科技 提供 Design Compiler®业界领先的标准 RTL 综合 工具，以及Fusion Compiler™——这是一种集合成、布局 和布线 于一体的统一RTL到GDSII 流程。这些解决方案可帮助工程师在先进工艺节点上优化功耗、性能和面积。

所有 新思科技 综合工具均支持行业标准标准 的硬件描述语言，例如Verilog 、SystemVerilog 和VHDL。通过采用这些解决方案，工程团队能够加速 收敛，尽早洞察设计质量，并在FPGA 和ASIC 设计中均取得具有竞争力的成果。