什么是 Silicon Chip 的布线与布局？

在由电子设计自动化（EDA）软件工具执行布局布线步骤之前，必须向布局布线工具提供硅片设计数据库和芯片的逻辑设计。设计数据库就像一块空白画布，用于承载物理（和逻辑）设计，并向工具指示芯片的物理尺寸和规格；而逻辑设计数据库则包含逻辑门及其引脚间的连接关系。 

EDA 工具面临的挑战在于对逻辑设计进行布局布线，将其正确且最优地转换为物理设计。 给定一个逻辑设计和一个空白的物理设计，可能存在多种布局布线方案；这并非只有唯一解的谜题。其挑战在于生成一种既满足设计人员在功耗、性能和面积（PPA ）方面的目标，又符合最终用于制造硅芯片的硅工艺（代工厂 ）所规定的物理设计规则的布局布线设计。

关于布线和路径物理设计步骤的一些细节：

• 布局:
  • 该阶段确定每个逻辑单元（如门、触发器或其他功能模块）在硅芯片上的具体物理位置。
  • 其目标是高效地布置这些单元，以最大限度地缩短信号在单元之间传输的距离，从而有助于降低功耗、提高速度并优化芯片面积。
• 布线:
  • 在布局 之后，布线 会根据设计原理图，通过创建称为“布线”的物理路径（导线）来连接各单元引脚，以便传输电信号。
  • 硅芯片是按垂直层结构构建的，较低的层专门用于构成逻辑门的晶体管基本单元，而多层则用于布线 逻辑门之间的导线连接。
  • 布线 工具可为这些连接找到最佳路径（或走线），确保信号在无干扰、不与其他路径短路的情况下到达目的地，并符合间距 、层使用以及时序方面的设计规则。

在EDA软件完成设计布局与布线后，可以对生成的物理设计进行分析，以评估其质量。典型的评估指标包括：

• 该设计中使用的总布线长度（通常越短越好）

• 布局 以及布线 的拥塞情况（拥塞程度越低通常越好）

• 剩余短路或开路数量（如果无法找到信号路径，某些信号可能会出现布线短路或开路）

• 设计规则违规次数（即无法避免违反设计规则违例 的情况）

EDA 工具还提供了强大的图形显示功能，可展示逻辑门布局 以及物理布线 路径。工程师可以放大存在问题、拥塞等情况的目标区域，以便进行调试或可视化分析。 

图1显示了逻辑门布局 （矩形）：

新思科技 提供全面的自动化布局布线解决方案，可生成最优的物理设计，以满足严苛的时序、功耗和面积要求，同时兼顾每位设计人员的具体约束条件和设计要求。 新思科技 提供自动布局布线功能的产品包括：

• Fusion Compiler
• Custom Compiler
• 3DIC Compiler

这些产品提供了完整的硅片设计解决方案，其中布局布线是关键环节之一。作为统一的设计环境，它们涵盖了可行性探索、原型设计、布局规划 、设计、优化、分析、验证以及先进封装等环节，全面覆盖了整个硅片设计流程。 新思科技’ 的布局布线解决方案是整个设计流程中环境 所集成的功能，而非一个独立、孤立的设计步骤。例如，布局 和布线 步骤均以时序和面积为驱动，将优化与物理设计紧密结合。这为芯片设计师提供了一套完整的端到端集成解决方案，而非一组彼此脱节的软件工具。

从早期的架构探索、设计实现、测试，到IP、软件和硬件验证， 新思科技 持续推动着硅芯片设计领域的下一波创新浪潮。