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定义
在系统级芯片（SoC）设计流程的后合成阶段（环境 ），功能性工程变更指令（ECO）是一种直接修补或修改设计在后合成阶段的门级版本的方法。进行此类修改的原因可能包括：修复在设计RTL（合成前）版本中发现的错误、对设计进行优化，或根据新的客户需求更新设计。
合成后的版本会直接进行修补，以避免完全重新实现设计这一耗时且成本高昂的过程，该过程包括逻辑综合、工艺映射、放置、布线、布局参数提取 以及时序验证。电子设计自动化（EDA）工具能够将合成等任务的范围缩小至仅受ECO影响的部分，从而节省时间。这些工具还可以利用形式化方法，验证RTL与修补后的门级实现之间的等价性。
功能型ECO是如何运作的？
在收到一份可运行的ECO时，若要实现该流程的自动化，需考虑以下三点：
- 确定RTL中需要重新综合的最小部分
- 确定需要进行迭代的最小区域（块）
- 在考虑ECO可能引发的结构变化后，验证结果的正确性
下图说明了该过程：
功能性ECO有哪些优势？
功能性ECO（工程变更订单）是任何设计中至关重要的后期优化环节。在此阶段，将纠正错误、实施优化，并满足客户在设计后期提出的要求。由于该过程发生在设计周期的后期，因此存在较高的风险，即可能引入无法在硅片制造前发现的错误，从而导致代价高昂且耗时的问题。
功能完善的ECO自动化系统可大幅降低错误漏报的概率。具体优势包括：
- 效率。ECO的实施仅需最少的返工。
- 上市时间.由于这些变更发生在流片阶段临近时，如果处理不当，延误可能会导致产品推迟上市。
- 可信度。智能 逻辑等效检查 （LEC）可确保所做的更改未以非预期的方式改变芯片的行为。
功能性ECO自动化面临的挑战
由于功能性ECO通常在设计流程的后期才被应用，因此验证和优化这些变更的机会较少。本质上，这些变更必须“从一开始就做对”。需要克服的挑战包括：
- 该补丁的效率。 低效 过程会向网表 添加大量新逻辑，这可能会导致布线 出现拥塞和时序问题。
- 优化综合。如果重新定位的RTL在需要重新综合的关键区域未能得到恰当的聚焦，该过程将耗时过长，并可能影响上市时间 。
- 健壮的验证。通常会对原始设计和修补后的设计进行逻辑等价性检查（LEC），以验证工程变更（ECO）是否会带来任何意想不到的后果。某些工程变更（ECO）会进行优化，从而使逻辑等价性检查（LEC）难以进行（例如，数据路径 优化）。
功能型 ECO 和 新思科技
新思科技 Formality ECO提供了一种实现功能性 ECO 的新颖且可靠的方法。Formality ECO 能够缩短周转时间、减小补丁规模并提高结果质量。下图总结了这些优势：
新思科技 PrimeClosure 是业内首个基于签核的 ECO 收敛解决方案，可在单一控制台中完成签核收敛。
新思科技 ECO Fusion 该方案基于融合签核功能，通过允许在物理实现阶段利用ICCompiler II 快速进行设计更改，从而减少了过多的ECO迭代次数 ，最终实现了更快的时序收敛，并将设计周期缩短了多达 30%。
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