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定义
设计规划是一个管理和最小化与实现及设计收敛相关的工程权衡的过程。在此阶段必须做出结构和架构方面的选择。由于设计复杂性不断增加且上市时间 要求日益严格，这些战略性选择必须尽早做出。处理不完整或不准确的数据是领先的 设计规划流程中的关键环节。团队必须能够快速评估和重新评估早期设计选择，以避免耗时耗力的反复迭代。
设计规划面临哪些挑战？
向先进工艺节点的迈进，正迫使设计人员将越来越多的器件集成到更小的几何尺寸中。在这些先进工艺节点上管理设计容量的挑战日益严峻。逻辑和物理复杂性的急剧增长仅仅是个开始。 新的工艺节点带来了制造变异性的显著增加。为了确保具有严格热设计点的器件能够长期稳定运行，电源管理也日益成为关注焦点。设计师在判断模块面积、互连性或数据流时，可能会面临设计出不可行的实现“方案”的困境。日益缩短的上市周期，使设计人员更难在应对这些挑战的同时确保较高的结果质量（QoR）。
设备种类增多、变异性增大、工作条件和模式增多、对功耗管理的重视程度提高，以及对设计复用需求的增加，使得设计规划成为了芯片开发中的关键环节。
如何进行设计规划？
设计规划并没有放之四海皆准的方法。每一项设计，甚至每一项设计的修订，都可能需要借助设计规划工具箱中的不同方面。该工具箱不仅必须涵盖全面，而且其中的每项工具都必须能够提供最佳且一致的结果，这一点至关重要。该工具箱中包含的有用属性包括：
- 能够以最佳且无缝的方式处理最大规模的设计
- 要快速、高效地完成这一工作，同时重要的是，还要实现领先的结果质量（QoR）
- 采用领先的方法学，以最高效的方式支持任何设计风格
如果工具能够洞察所有用户定义的逻辑层次结构以及与之关联的预期物理层次结构，QoR（结果质量）将始终得到提升。确保在规划流程的相关节点提供这些信息，能够确保设计最终实现收敛。
新思科技 IC Compiler™ II提供了一种数据模型，可为基于该模型构建的应用程序提供快速的数据访问。它在无需引入低效 抽象的情况下，显著提升了实现和优化工具的功能。库数据与设计数据被整合到单一数据结构中，消除了冗余，从而以紧凑的形式呈现底层数据。
新思科技 IC Compiler II 在处理网表数据时，能够自动且智能地生成逻辑层次结构的轮廓模型。用户可以在大幅降低内存需求的同时，实现准确、快速的顶层探索与规划。所有逻辑层次结构均得以保留，无需展平设计或手动进行设计单元唯一化（uniquify），既确保了成熟测试方法的延续，又免除了用户对复杂层次结构管理的负担。这种高容量方法为设计探索提供了可扩展性，同时最大限度地减少了运行时间和内存占用。
设计规划阶段的周转时间（TAT）远不止工具优化。要逐步形成一个在整合所有要素时能够顺利收敛的设计方案，需要理解并管理诸多方面。设计规划需要掌握各种不同的任务，才能交付出最优的布局方案。
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