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定義
單元函式庫特性化 是一種透過靜態與動態方法分析電路，以產生適用於晶片實作流程之模型的過程。
僅了解單一電路的邏輯功能，尚不足以建構功能完善的電子電路。還需考量更多層面；例如，單一電路的運作速度會影響整個電路的運作速度，正如單一電路所消耗的功率會影響總功率一樣。此外，運作速度與功率都可能受到輸出負載的影響。標準電路特性分析的目的，正是為了蒐集這類資訊。
函式庫特性化 這是一種利用類比模擬器模擬標準單元，以提取輸入負載、速度及功耗數據的流程，其方式須確保後續工具能處理所有這些數據。此流程可透過特定的類比模擬器來實現——其輸出結果將用於產生特性化數據；亦可透過函式庫特性化 工具來達成。
函式庫特性化 是如何運作的？
對於數位函式庫特性化 ，部分視圖通常由設計直接提供，而其他視圖則必須推導出來。例如，一個 NAND 閘的邏輯函數可定義為「!(A & B)」。原則上，所有其他視圖皆可根據製程技術與設計目標，透過某些額外的假設與限制，從此方程式推導而出。 組合邏輯單元的網表可透過演算法生成。以網表為起點，將繪製出佈局圖，該佈局圖可用於萃取單元內的寄生電容與電阻。由此產生的包含電晶體與寄生元件的網表，可進一步用於獲得該單元在時序、功耗及雜訊行為方面的抽象描述。
推導時序與功耗數值的一種方法，是透過對電晶體網表進行模擬。然而，僅進行一次模擬是不夠的，因為單元行為在很大程度上取決於其他因素，例如製程、電壓與溫度（PVT）、輸入波形以及輸出負載。一種常見的做法是考察最佳與最差的 PVT 條件。 實際上，這能讓您預測單元行為的下限與上限，這些數值對於確保設計的整體功能至關重要。 此外，必須在相當寬廣的輸入邊沿速率與輸出負載範圍內對單元進行特性分析。例如，可透過具有可變輸入邊沿速率與輸出負載的二維網格（非線性延遲模型）來對單元進行特性分析。若網格點選擇得當，則網格點之間的行為可透過線性插值進行近似。
函式庫特性化 通常會採用以 SPICE 電路和 SPICE 技術模型形式擷取的電晶體設計。該特性分析工具會分析這些資訊，以：
- 取得儲存格的功能
- 產生刺激以生成特徵描述牌組
- 使用電路模擬器來模擬電路板
- 彙整模擬結果
- 將這些資料寫入標準模型中，例如 Liberty™、Verilog 或 IBIS
為什麼函式庫特性化 這個儲存格很重要？
若無單元庫模型，便無法進行數位晶片設計。這些模型由單元函式庫特性化 所產生。每項數位晶片實作的 RTL 至 GDSII 流程，皆需仰賴單元庫模型來進行分析（邏輯模擬、驗證、時序、功耗、雜訊等）、實作（合成、測試碼插入、佈置、時鐘樹合成、佈線）以及修正（工程變更指令、規則修正等）。
標準單元必須經過特性分析，才能由 CAD 流程中的各項工具進行處理。舉例來說，合成工具需要了解單元的邏輯功能、單元輸入對連接至該單元的訊號所造成的負載、單元在不同輸入斜率與輸出負載條件下的速度、單元的功耗，以及單元的佔用面積，才能有效將行為描述合成至一組標準單元中。
的優點函式庫特性化
函式庫特性化 在以更短的設計時間實現更高功率、效能與面積（PPA）指標的過程中，扮演著關鍵角色。 晶片面積的大部分由數位邏輯、記憶體、I/O 以及客製化 IP 所組成，這些元件皆是透過基於靜態時序分析 的數位設計方法學所設計與實作，該方法學採用源自函式庫特性化 的Liberty 模型。因此，能夠在所有預期的 PVT 條件下高效且精確地對庫進行特性分析，是全晶片或模組級設計流程的關鍵要求。Cell函式庫特性化 可產生以下輸出：
Verilog
Verilog 模型最常應用於寄存器傳輸層級抽象層面的數位電路設計與驗證。這些 Verilog 模型會進一步合成至閘級網表。
IBIS
IBIS 是一種以純 ASCII 格式文本（行為模型）描述數位積體電路引腳緩衝器（輸入、輸出及 I/O 緩衝器）類比行為的標準，且不會揭露底層電路的結構或製程資訊。IBIS 的優勢包括：
- 與 SPICE 相比，SI 模擬（反射、抖動、眼圖分析）速度更快（約快 10 倍）
- 支援使用 IBIS 5.0 進行 PI 模擬（同步開關輸出 [SSO] 雜訊模擬）
- 保護智慧財產 (IP) ，無法從 IBIS 模型對電路進行「逆向工程」
- 可攜式資料模型，一種用於方便描述的標準介面與語法
Liberty
Liberty 格式是一種 ASCII 檔案，以標準方式描述標準單元的特性資料。此檔案同時被合成工具與佈局佈線工具所使用。它僅簡要描述檔案的整體結構。Liberty 檔案格式非常複雜，包含大量特殊指令，可用於描述各類參數，這些參數與使用此格式從庫中獲取標準單元資訊的各種 CAD 工具相關。
Liberty 模型包含延遲、轉換時間、三態、輸入電容、隱藏功耗、動態功耗、漏電功耗、建立時間、保持時間、恢復時間、移除、最小脈衝寬度、輸出電流波形、輸入接收器電容、電源波形、接地波形、漏電流、閘極漏電流、CCB 輸出電壓波形、CCB 輸入米勒電容、CCB 噪聲傳播模型、統計模型以及矩模型。
函式庫特性化 以及 新思科技
新思科技 提供PrimeLib 和NanoTime 作為函式庫特性化 的解決方案。
PrimeLib 解決方案包含一套全面的函式庫特性化 與品質保證（QA）功能，這些功能經過優化，可在現有運算資源上以最高吞吐量生成符合PrimeTime®簽核品質的庫。涵蓋PrimeLib 的創新技術利用嵌入式黃金參考SPICE引擎，可加速對PrimeTime 靜態時序分析 （STA）所使用的先進Liberty 模型進行特性分析，以精確考量影響時序的超低電壓 FinFET 製程中影響時序的效應。這包括PrimeTime 參數化晶片內變異 (POCV)、進階波形傳播 (AWP) 以及電遷移 (EM) 分析。PrimeLib 已具備雲端就緒能力，並透過其優化的縮放技術，在雲端或本地叢集環境中皆能提升處理量。
NanoTime, 這款經主要晶圓廠認證、適用於電晶體級設計的黃金簽核 解決方案，可針對複雜的客製化設計（例如 CPU 資料路徑、寄存器檔、嵌入式記憶體 以及類比混合訊號 IP 模組）執行電晶體級靜態時序分析、訊號完整性 以及製程變異分析。 對於先進製程節點的設計（例如採用 FinFET 的設計），矽片失效的成本極為高昂，因此簽核分析對於確保設計不存在致命的時序與雜訊問題至關重要。NanoTime 作為動態模擬的補充，可徹底檢查所有內部時序與雜訊交互作用。它會建立區塊級時序模型，這些模型可與PrimeTime 配合使用，以進行全晶片簽核。NanoTime 可與 新思科技 Custom Compiler® 客製化設計環境，並與StarRC™ Custom Ultra+無縫整合以讀取佈局寄生參數。此外，它還能運用 新思科技 模擬器 HSPICE 及FineSim，以提供最高精確度。
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