什麼是「靜態時序分析 」（STA）？

進行時序分析的另一種方法是使用動態模擬，該方法可針對一組給定的輸入刺激向量，確定電路的完整行為。相較於動態模擬，時序分析（靜態時序分析 ，簡稱 STA）的速度要快得多，因為無需模擬電路的邏輯運算。此外，STA 的檢查也更為徹底，因為它會檢查所有時序路徑，而不僅僅是受某組測試向量觸發的邏輯條件。然而，STA 僅能檢查電路設計的時序，而無法檢查其功能性。

如以下圖所示，一個組合邏輯雲可能包含多條路徑。STA 會使用最長路徑來計算最大延遲，並使用最短路徑來計算最小延遲。

STA 在進行時序分析時，也會考慮以下幾種類型的路徑：

• 時脈路徑：從時脈輸入埠或單元引腳出發，經過一個或多個緩衝器或反相器，最終連至順序元件的時脈引腳的路徑；用於進行資料建立時間與保持時間檢查。
• 時脈閘控路徑：從輸入埠延伸至時脈閘控元件的路徑；用於時脈閘控的建立時間與保持時間檢查。
• 非同步路徑：從輸入埠通往序列元件之非同步設定或清除引腳的路徑；用於恢復與移除檢查。

將設計分解為一組時序路徑後，STA 工具會計算每條路徑的延遲。一條路徑的總延遲即為該路徑中所有單元與網路延遲的總和。

單元延遲是指邏輯路徑中邏輯閘從輸入到輸出的延遲量。若 SDF 檔案中未提供回溯標註的延遲資訊，工具會根據邏輯庫中針對該單元提供的延遲表來計算單元延遲。

通常，延遲表會列出延遲量與一個或多個變數（例如輸入轉換時間和輸出負載電容）之間的函數關係。工具會根據這些表格條目，計算出每個單元的延遲。

網路延遲是指在時序路徑中，從一個單元輸出端到下一個單元輸入端之間的延遲量。此延遲是由兩個單元之間互連線路的寄生電容，加上網路電阻以及驅動該網路的單元所具有的有限驅動強度所共同造成的。

接著，STA 會檢查是否違反時序約束，例如建立時間與保持時間約束：

• 設定約束指定了在時鐘沿捕獲裝置內的資料之前，資料必須在序列裝置的輸入端準備就緒所需的時間長度。此約束針對資料路徑相對於時鐘沿的延遲設定了最大值。
• 保持約束指定了在時鐘沿捕獲裝置內的資料後，資料在序列裝置輸入端達到穩定狀態所需的時間長度。此約束要求資料路徑相對於時鐘沿必須具有最低延遲。

以下範例說明 STA 如何檢查觸發器（flip-flop）的建立與保持約束：

在此範例中，假設邏輯庫中定義的觸發器具有 1.0 時間單位的最小建立時間，以及 0.0 時間單位的最小保持時間。工具中定義的時鐘週期為 10 時間單位。時間單位的大小（例如 ns 或 ps）則在邏輯庫中指定。

預設情況下，該工具假設訊號會在一個時鐘週期內傳遞通過每個資料路徑。因此，當工具執行設定檢查時，會驗證從 FF1 發送的資料能否在一個時鐘週期內抵達 FF2，且在 FF2 由下一個時鐘邊沿擷取資料之前，至少提前 1.0 時間單位抵達。若資料路徑延遲過長，系統將報告為時序違規。 針對此設定檢查，工具會考慮資料路徑上的最長可能延遲，以及 FF1 與 FF2 之間時鐘路徑上的最短可能延遲。

當工具執行保持檢查時，會驗證從 FF1 發送出的資料，其抵達 FF2 的時間不早於前一時鐘週期的擷取時鐘邊沿。此檢查可確保 FF2 輸入端已存在的資料，在擷取前一週期資料的時鐘邊沿之後，仍能保持足夠長的時間不變。 針對此保持檢查，工具會考量 FF1 與 FF2 之間資料路徑上的最短可能延遲，以及時脈路徑上的最長可能延遲。若時脈路徑存在較長延遲，便可能發生保持違規。

如果某些路徑不應依照 STA 工具預設的設定與保持行為來運作，您需要將這些路徑指定為時序例外。否則，該工具可能會錯誤地將這些路徑報告為存在時序違規。

STA 工具可能允許您指定以下類型的例外情況：

• 虛假路徑：由於邏輯配置、預期資料序列或運作模式，而從未被觸發的路徑。
• 多時脈週期路徑：一種從啟動到擷取需耗時超過一個時脈週期的路徑。
• 最小或最大延遲路徑：必須滿足您明確指定為時間值的延遲約束的路徑。