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定義
鱗片式場效應電晶體（FinFET ）是一種場效應電晶體（FET），其結構並非完全平面，而是具有一薄薄的垂直鱗片。 閘極完全「包覆」了源極與漏極之間形成的導通區的三面。相較於平面式場效應電晶體，閘極與導通區之間形成的更大表面積，能更有效地控制電學狀態並降低漏電。採用 FinFET 技術，可大幅提升對導通區的靜電控制能力，從而比平面式場效應電晶體具備更優異的電學特性。
FinFET 是現代奈米電子半導體元件製造的基礎。採用 FinFET技術的微晶片於2010 年代前半期開始商業化，並在 14 奈米、10 奈米及 7 奈米製程節點中成為主流的閘極設計。單一FinFET 電晶體通常包含數個鰭片，這些鰭片並排排列且均由同一閘極覆蓋，在電學上作為單一整體運作，藉此提升驅動強度與效能。
圖 1：平面場效應電晶體
圖 2： FinFET
FinFET 面臨哪些設計挑戰？
諸如FinFET 等進階幾何節點，會帶來重大的設計與製造挑戰，進而影響某些實作工具。特別是複雜的多圖案化微影 需求，涉及：
- 符合規則的佈局與佈線，以確保能夠正確且高效地為遮罩著色
- 在整個流程中進行設計內物理驗證，以減少耗時且結果不確定的迭代次數
- 更精確的萃取程度與時程分析，以因應製造過程中的變異性
先進的幾何節點將使設計能夠在多吉赫茲級以上的運作頻率下運行。為實現此目標，設計流程中應透過具備高度可預測性的工具，來處理改良的建模、引導及分析工作。次世代設計的尺寸與效能需求，需要更高的處理容量、強化多核心處理以加快執行速度，以及一個整合式設計環境，以最大化設計生產力。 新思科技’ 這套經晶圓代工廠認證的全面性先進幾何解決方案，提供以下功能，有助於設計更快推向市場：
- 早期 RTL 設計探索與模組可行性分析
- 從合成到佈局與佈線的物理層面指引
- 適用於進階混合訊號需求的數位與客製化協同設計
- 設計階段的物理驗證，具備複雜設計規則的自動檢測與修復功能
- 與實作工具緊密整合的提取與驗證功能
- 來自簽核分析的物理層 ECO 指引與漏電回收能力
適用於 新思科技 在FinFET 系統單晶片（SoC）設計中的優勢
若要充分利用 FinFET 的電氣特性，必須克服複雜的多重光刻技術所帶來的挑戰微影 。為此， 新思科技 提供業界最全面的、經矽片驗證且支援FinFET 的EDA解決方案，涵蓋製程開發、SPICE 設計實作及 IP。採用 新思科技 進行FinFET 設計的其他優勢包括：
- 我們早年便與晶圓代工廠及學術界展開合作，致力於最新模型的開發、製程開發及認證
- 一套全面解決方案，旨在應對由 20 奈米平面製程及 16/14 奈米及以下FinFET 製造規範所帶來的全新挑戰，例如雙重圖案化與 3D 電晶體，並整合 3DIC 技術
- 對現有方法論的影響極小，且採用過程透明，有助於順利過渡至先進製程技術
- 針對積體電路（IC）設計、實作及簽核，提供經晶圓廠認證的完整解決方案，以實現「一次成功」的矽片製造
如何實現FinFET 設計的量產
新思科技 在提供針對最先進製程節點的領先解決方案方面，擁有經實證的卓越成績。透過與整合式裝置製造商（IDM）、晶圓代工廠及學術界合作， 新思科技 提供業界最全面且高效的FinFET 解決方案。全球絕大多數FinFET 裝置皆採用新思科技的TCAD 工具進行設計； 新思科技 擁有最廣泛的、經矽片驗證的 IP產品組合，適用於FinFET ；且超過 90% 的領先量產 SoC 皆採用新思科技 設計系列進行設計。
新思科技’ Custom Compiler 這款「視覺輔助式客製化佈局解決方案」專為快速部署而優化，將完成FinFET 客製化設計任務所需的時間，從數天縮短至數小時。
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