什麼是晶粒 至晶粒 的介面？

晶粒 至晶粒 的介面，就像任何其他晶片對晶片介面一樣，能在兩個晶粒之間建立可靠的数据鏈路。

該介面在邏輯上分為物理層、鏈路層和交易層。它在晶片運作期間建立並維持鏈路，同時向應用程式提供一個標準化的平行介面，用以連接至內部互連架構。

透過加入錯誤檢測與修正機制（例如前向錯誤校正（FEC）和／或循環冗餘校驗碼（CRC））以及重傳機制，可確保鏈路可靠性。

物理層架構可以是基於SerDes 的，也可以是基於並行處理的。

• 基於SerDes 的架構包含並行至串行（串行至並行）資料轉換、阻抗匹配電路，以及時脈資料復原或時脈轉發功能。該架構可支援 NRZ 傳輸或 PAM-4 傳輸，以實現更高頻寬，最高可達 112 Gbps。SerDes 架構的主要作用，是盡可能減少在有機基板等簡單 2D 型封裝中的 I/O 互連數量。
• 並行架構包含許多並聯的低速、簡易收發器，每個收發器皆由驅動器與接收器組成，並採用轉發時脈技術以進一步簡化架構。此架構支援DDR 類型的訊號傳輸。並行架構的主要作用，是在高密度 2.5D 型封裝（例如矽中介層）中將功耗降至最低。

現代晶片實作正趨向於在封裝內整合多個晶粒的解決方案，以提升模組化程度與靈活性。這種多晶粒封裝（multi-晶粒 ）的做法，還能透過將功能拆分為多個晶粒來提高良率，從而提供更具成本效益的解決方案，尤其當（單晶片 ）晶片尺寸趨近於光罩全尺寸時。

晶片之間的介面必須滿足此類系統的所有關鍵要求：

• 功耗效率。多晶粒 系統的實作應與等效的單晶片 實作具有同等的高功耗效率。 晶粒 至晶粒 的鏈路採用短距離、低損耗且無顯著不連續性的通道。PHY 架構利用這些優良的通道特性，以降低 PHY 的複雜度並節省功耗。
• 低延遲。將伺服器或加速器 SoC 分割為多個晶片時，不應因存取不同晶片中的記憶體而導致延遲差異顯著，進而形成非統一的記憶體架構。晶粒 至晶粒 介面採用簡化協定，並直接連接至晶片互連架構，以將延遲降至最低。
• 高頻寬效率。先進的伺服器、加速器及網路交換器需要在晶粒之間傳輸海量資料。晶粒 至晶粒 介面必須能夠支援所有所需的頻寬，同時降低晶粒 邊緣佔用率。 為達成此目標，通常採用兩種方案：一是透過部署每通道資料傳輸速率極高的 PHY（最高達 112 Gbps）來最小化所需通道數；二是針對資料傳輸速率較低的通道（每通道最高 8 Gbps），採用更細密的凸點間距（微凸塊 ），並將大量此類通道並行化以達到所需頻寬，從而提高 PHY 的密度。
• 穩健鏈路。 晶粒 至晶粒 的鏈路必須無錯誤。該介面必須實作低延遲的錯誤偵測與修正機制，且該機制須具備足夠的穩健性，以偵測所有錯誤並以低延遲進行修正。這些機制通常包含前向錯誤校正（FEC）及重試協定。

透過將多個晶片整合至單一封裝中， 小晶片 (小晶片 (Chiplet)) 不僅提供了延續摩爾定律的另一種途徑，同時也實現了產品的模組化與製程節點的優化。 小晶片 (小晶片 (Chiplet)) 這些技術被應用於運算密集型、工作負載繁重的應用場景，例如高效能運算（HPC）。

晶粒 至晶粒 介面主要有四種主要應用場景，適用於高效能運算（HPC）、網路、hyperscale 資料中心以及人工智慧（AI）等領域的應用程式：

可擴展系統單晶片 (SoC)

其目標是透過虛擬連接（晶粒 至晶粒 ）將晶片相互連接，藉此提升運算效能，並為伺服器及人工智慧加速器開發多種 SKU，從而實現跨晶片的緊密耦合效能。