アーキテクチャ設計モデル

Platform Architectでパフォーマンスと消費電力解析用にインスツルメント済みのモデル

ハイライト

トラフィック・ジェネレータ
インターコネクト・モデル
メモリー・サブシステム・モデル
プロセッサ・モデル

シノプシスのPlatform Architect MCOは、市販のインスツルメント済みSystemC TLMモデルを幅広くサポートしており、これらのモデルを使用してSoCアーキテクチャの検討とバリデーションを行えます。シノプシスのアーキテクチャ設計モデルを利用することで、アーキテクトやシステム設計者はPlatform Architect上でマルチコアSoCアーキテクチャの設計と解析、パフォーマンスや消費電力ならびにコストの最適化を効率よく行えるようになります。

このライブラリには、汎用トラフィック・ジェネレータ、インターコネクト、メモリー・サブシステム、組み込みプロセッサなど一般的に必要となるアーキテクチャ・コンポーネントのSystemC TLMモデルが用意されています。

トラフィック・ジェネレータ

トレース・ドリブン・トラフィック・ジェネレータ用のGFRBM（Generic File Reader Bus Master）
アプリケーション・タスク・マッピング（ATM）とタスク・ドリブン・トラフィック生成用の汎用VPU（Virtual Processing Unit）

インターコネクト・モデル

ARM AMBA® 2 AHB™/APB™、AMBA 3 AXI™、AMBA 4 AXI™プロトコルに対応したサイクル精度SystemC TLMバス・ライブラリ、ならびにARM CoreLink™ Network InterconnectおよびAMBA対応Synopsys Designware IPソリューションに対応したモデル。
業界標準IEEE 1666-2011 SystemC TLM-2.0プロトコルに対応した汎用のAT（Approximately-Timed）SystemC TLMバス・ライブラリ。Arteris® FlexNoC™ネットワーク・オン・チップ（NoC）インターコネクト対応のArteris®社のAT（Approximately-Timed）モデル（AMBA® AXI™、AHB™、AHB-Lite、APB™、PIFの各プロトコルにオンチップ接続）のサポート。

メモリー・サブシステム・モデル

ARM AXI、IEEE 1666-2011 SystemC TLM-2.0インターフェイスに対応した汎用のAT（Approximately-Timed）SystemC TLMメモリー・サブシステム・モデル。シノプシスのDesignWare Enhanced Universal DDR Memory Controller (uMCTL2)モデルも提供
お客様ご自身、あるいはサードパーティー製もしくはシノプシスのRTLメモリーコントローラーIPを用いたHDLコ・シミュレーションによるPlatform Architect向けサイクル精度メモリー・サブシステム・モデル。シノプシスのDesignWare Enhanced Universal DDR Memory Controller (uMCTL2)モデルも提供。

プロセッサ・モデル

TensilicaとMIPSのプロセッサ・ファミリーに対応した、あるいはお客様ご自身のARMプロセッサ・ファミリーのRTL HDLコ・シミュレーションを通じたサイクル精度SystemC TLMプロセッサ・サポート・パッケージ（PSP）。

ARM、Tensilica、MIPSなど主要なIPプロバイダと共同で開発したこれらのコンフィギュラブルなモデルは、アーキテクチャ解析用に完全にインスツルメント済みの状態で提供されます。シノプシスのアーキテクチャ設計ソリューションと互換性のあるその他のモデルについては、DesignWare TLMライブラリとバーチャル・プロトタイピング・モデルのページをご参照ください。シノプシスではお客様との協業によりアーキテクチャ・モデルを構築するCoStart Enablement Servicesもご用意しています。