Design Compiler 新機能概要

概要

• 動作速度が25%向上し、設計期間が短縮
• あらゆるプロセス・ノードで面積とリーク電力を5%削減
• Design Compiler Graphical からIC Compiler IIへのシームレスなフローにより、相関性と結果品質（QoR）が向上
• パラメトリック・オンチップ・バリエーション（POCV）のサポートなど、最先端のプロセス・ノードでの配置配線との相関性が向上

Galaxyデザイン・プラットフォームの基幹ツールであるシノプシスのRTL合成ツール、Design Compiler ファミリーの2015.06 バージョンがリリースされました。今回のバージョンに含まれる画期的な新機能により、動作速度が25%向上し、デザインの面積とリーク電力が5%削減されるほか、最先端プロセス・ノードでの合成ツールと配置配線ツールの相関性も改善されます。

Design Compiler 2015.06 は、あらゆるプロセス・ノードでタイミングQoRを維持しつつデザインの面積とリーク電力を5%削減する新しい最適化機能を搭載しています。この面積/消費電力の最適化機能は、既存のネットリストか新規デザインかにかかわらず、またフィジカル設計情報の有無を問わず利用できます。これらの改良により、Design Compiler は過去3回のバージョンアップで面積とリーク電力を最大20%削減しています。

今回のバージョンでは、特にDC Graphical とIC Compiler IIを利用した場合の生産性とQoRが大きく改善しています。DC Graphical からIC Compiler IIへは、1回のコマンド実行でデザイン・データ、制約条件、フィジカル・ガイダンスを含むすべてのデータが転送されます。フィジカル・ガイダンスをIC Compiler IIへ渡した場合、合成ツールと配置ツールの間でタイミングと面積の相関性が5～7%向上し、タイミングQoRも改善します。さらに、DC Graphical からIC Compiler IIのフロアプラン機能への透過的リンクを利用すると、合成ツール環境から早期にフロアプランを検討できます。

最先端のプロセス・ノードのキャラクタライズには、抵抗値の高い配線が使用されるため信号の劣化が起きやすく、レイアウトと実チップの相関性が低下します。また、チップ内ばらつき（OCV）の影響も大きく、従来のマージン制御では適切に対処できません。Design Compiler 2015.06 バージョンの登場により、Galaxyデザイン・プラットフォームの設計フロー全体でパラメトリック・オンチップ・バリエーション（POCV）を利用できるようになります。POCVは、軽量な統計的マージン制御によってより高性能な回路を生成するアプローチで、より高精度な信号モデリングにより実チップとの相関性が向上し、最先端プロセスにおける前述の課題を解決します。

シノプシス デザイン・グループ マーケティング担当副社長のBijan Kiani は次のように述べています。「プロセス・ノードを問わず、面積の縮小、消費電力の削減、性能の向上を達成することが今後もお客様にとっての重要な設計目標であり続けます。Design Compiler に搭載された最新の画期的な合成機能は、これらの重要な設計指標をすべて改善し、お客様は、優れた結果品質を達成しながら、より短期間で革新的な製品を市場に投入していただけるようになります」

Design Compiler 2015.06 バージョンには、これ以外にも以下の新しいテクノロジが搭載されています。

• TNS（Total Negative Slack）を25%削減し、早期タイミング収束が可能
• 16nm および10nm デザインでのタイミング相関性が改善
• ネットワーキングなど、大規模なマルチプレクサを含むデザイン全般で配線密集が緩和
• フィジカルを考慮したマルチビット・レジスタの推論にユーザー・ガイダンスが不要になり、使い勝手が向上
• DC Explorer でマルチビット・レジスタの推論をサポート

Design Compiler ファミリーは、あらゆるプロセス・ノードのデザインにおいて性能、面積、消費電力、配線密集に関する厳しい要求に応えます。配線が密集した回路領域は可視化でき、自動化された合成最適化を実行することでこれら領域の配線密集を最小限に抑えることができます。Design Compiler は、シノプシスの配置配線ソリューションIC Compiler およびIC Compiler IIとフィジカル・テクノロジを共有しており、タイミング、面積、消費電力、配線性の結果精度が非常に高いため、設計の反復回数を減らして貴重な設計時間を節約できます。さらに、Design Compiler では設計サイクルの早期段階でデザインの各種コンフィギュレーションに対してwhat-if 解析を効率よく実行できます。これにより、高品質なRTLおよび制約を短期間で開発でき、より迅速で収束性の高いデザイン・フローが実現します。

Design Compiler の詳細はこちら

http://www.synopsys.com/jp2/Tools/Implementation/RTLSynthesis/Pages/default.aspx