ニュースリリース - 2012年10月16日

シノプシスとTSMC、20nmリファレンスフローの提供で協業

シノプシスのフィジカル・インプリメンテーション、RC抽出、タイミング解析、フィジカル検証の各ツールが
リファレンス・フローに採用

概要

• 早期適用企業にてTSMC 20nmリファレンス・フローの使用を開始
• ダブル・パターニング、プレ・カラーリング、パターン・マッチング、複数の寄生容量値を持つSPEF（Standard Parasitic Exchange Format）への対応を実証済み
• シノプシスのDesign Compiler、IC Compiler、StarRC、PrimeTime、IC Validatorがフローを構成

2012年10月15日 カリフォルニア州マウンテンビュー発 -　半導体やエレクトロニクス・システムのイノベーションを加速させる開発用ソフトウェア、IP、技術サービスの世界的リーダーであるシノプシス（Synopsys, Inc.、Nasdaq上場コード:SNPS）は本日、TSMC 20nmリファレンス･フロー向けのプロセス・テクノロジ・サポートを発表した。シノプシスのGalaxyデザイン・プラットフォームが、TSMC社の20nmデザイン・ルールならびにモデルをサポートする。TSMC社とシノプシスの20nmテクノロジでの協業により、設計者は、豊富な実績を持つシノプシスのRTL to GDSⅡ設計ソリューションを用いて予定通りに設計プロジェクトを進めつつ、性能、低消費電力、集積度向上のメリットを活用できるようになる。

TSMC 20nmリファレンス･フローは、ダブル･パターニング・テクノロジ（DPT）準拠性、プレ・カラーリング機能、新しい寄生容量抽出手法、DPTサインオフ機能、DFM機能を備えたダブル･パターニング考慮の設計自動化フローを提供することにより、20nmプロセスでの設計課題に対処する。この新しいフローが提供するDPT対応ソリューションは、DPT向け設計の複雑性を緩和し、必要となる設計精度を確保し、20nm対応設計フローの構築と習得にかかる労力を最小化し、20nmプロセス・テクノロジの活用を促進するためのものである。

シノプシス　インプリメンテーション・グループ　上級副社長兼ジェネラルマネージャー　Antun Domicは、次のように述べている。「20nmプロセス技術は、チップの性能、消費電力、面積といった点で非常に大きなメリットをもたらしてくれますが、一方でダブル･パターニングなどの新たな設計課題も提起します。当社とTSMC社は、この問題を解決するため20nmプロセス・テクノロジ開発の非常に早い段階から緊密な協業を重ねてまいりました。この協業の成果により、設計者の皆様は、20nmプロセスがもたらしてくれるメリットを最大限発揮できるデザインを想定通りのスケジュールで完了できるようになるでしょう」

TSMC社　デザイン・インフラストラクチャ・マーケティング部門のシニア･ディレクター　Suk Lee氏は次のように語っている。「当社とシノプシス社には、最新のTSMCプロセス・テクノロジとそれに対するシノプシス社のEDAツール・サポートがもたらすメリットを最大化するための協業を成功させ、両者のお客様に提供してきた数多くの実績があります。今回の20nmリファレンス・フローは、このテクノロジ・パートナーシップの最新事例です」

TSMC 20nmリファレンス・フローを構成するシノプシス・ツール群について

• IC Compiler
  最先端プロセスノード・デザインの消費電力、性能、面積の最適化で業界をリードする設計ソリューションを提供し、製造工程で信頼性の高いパターン分割が行えるDPTルール準拠のレイアウトを生成
• IC Validator
  設計工程でダブル･パターニング・チェックを実行するための高速/高精度なパターン分割エンジン（カラーリング・エンジン）を搭載し、インデザイン・テクノロジを用いてIC Compilerと協調動作し違反を自動修正
• PrimeTime
  ダブル･パターニング考慮のバリエーション解析を実行。これにより、複数の寄生容量値を持つSPEFモデルのバリエーションがタイミングに及ぼす影響を特定
• StarRC
  ダブル･パターニングに起因するマスクのズレに対処するためキャリブレートされたプロセス・モデリングを実行し、ノン･カラーあるいはカラーリング済みデザインの寄生抽出により高精度/高性能なデザインを実現