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定義
3DIC 是一種三維 積體電路 (IC) ，是透過將不同的晶片或晶圓垂直堆疊，整合成單一封裝而製成。在 3DIC 封裝內部，元件是透過矽通孔（TSVs）或混合鍵合 相互連接的。
為何要採用三維積體電路（3DIC）？
在 2DIC 中，每個晶粒 皆獨立封裝，並佈置於印刷電路板（PCB）上。隨後，透過導電線路將同一封裝內的多個晶片相互連接。將多個晶片疊放在單一封裝中，所佔空間比將這些晶片並排放置時更少。疊放晶片之間的距離較短，使得已知良品的晶粒 之間能更快速地交換資料，同時消耗較少的能量。
相較於傳統的 2DIC 設計，此方法具備多項優勢，包括提升效能、降低功耗以及縮小外型尺寸。3DIC 設計技術相較於傳統的 2DIC，能更有效率地利用空間，並提升電氣性能，詳見異質整合 。
3DIC 採用矽中介層和垂直貫穿電路（TSV），以提升不同 IP 之間的互連效能。 矽中介層 是一種薄矽晶圓，用於2.5D 及3DIC設計中，用以連接單一封裝內的多個晶粒或晶片。它作為基板 ，晶粒置於其上，並透過細間距的垂直TSV及微凸點進行連接。相較於傳統的2DIC，此設計能實現更佳的散熱效果、降低功耗、提高封裝密度，並提升電氣性能。
堆疊晶片的資料傳輸，是透過整合於底部晶粒 中的TSV進行。這些TSV是由銅等導電材料構成的垂直物理支柱。將堆疊晶片封裝成單一封裝，而非將多個封裝安裝在PCB上，可將I/O密度提高100倍。透過最新技術，每位元的傳輸能耗可降低至30倍。
Multi-晶粒 入門指南
本指南提供了成功進行多晶粒 設計所需的關鍵資訊。內容涵蓋其優勢與推動因素，以及新專案應注意的重點與指導原則。
3DIC 的優勢
隨著摩爾定律的放緩，將更多功能整合到單一晶粒 中，未必總是開發下一代半導體裝置的最佳方式。3DIC 提供了一種可行且有價值的替代方案，透過將矽晶圓或晶粒垂直堆疊成單一封裝裝置，在效能、功耗及佔用空間方面帶來優勢。其優勢包括：
- 降低成本與佔用空間：設計規模的擴大（無論是功能還是密度方面）正導致嚴重的成本與良率問題，並延長開發週期。 從成本角度來看，由不同元件組成的大型系統在矽晶片實現方面存在多種「最佳平衡點」。與其將整個晶片都採用最複雜和／或最昂貴的製程節點，異質整合 技術允許針對系統的不同部分選用「最適合」的製程節點。此舉可將先進／昂貴的製程節點保留給系統的關鍵部分，而將較便宜的製程節點用於非關鍵部分。
- 更高頻寬：當談到大型且複雜的系統單晶片（SoC）時，通常首先考慮的優化項目是面積。晶片設計人員希望將盡可能多的功能整合到晶片中，並提供盡可能高的效能。 然而，總是有必要的功耗與熱設計功耗限制，這在行動裝置、穿戴式擴增實境（AR）及物聯網（IoT）等應用中尤為關鍵（儘管在資料中心的高效能運算等領域，當整體能源消耗同樣被列為優先考量時，這點也日益重要）。採用 3D 結構使設計人員能夠持續為產品增添功能，同時不超出佔板面積與高度的限制，並能降低矽片成本。
- 更低的功耗：隨著對更低功耗的需求激增，市場對更小封裝尺寸的需求也日益增加。3DIC 能夠提供具備更大容量（閘極與記憶體）的解決方案，在現有最先進的製程節點下，甚至可能僅需一個晶粒 即可實現。垂直堆疊技術可提供更短、更快的互連路徑，從而降低功耗。
- 異質整合:使用多種異質晶片可提供靈活性，因為可以混合使用不同的製造製程、技術節點，甚至基礎技術。現有晶片無需重新設計即可重複使用，並整合至單一晶粒 中，這也是降低風險的另一種方式。此外，透過重複使用，還能有機會瞄準多種終端市場應用。
3DIC 在提升連通性與降低功耗方面的優勢
| 包裝類型（2D／3D） | 每平方公釐 IO 數 | 資料傳輸功耗 (pJ/位元) |
|---|---|---|
| 打線接合 (2D) | <10 | 10 |
| 倒裝晶片凸點（2D） | <100 | 1.5 |
| 微凸點（2D） | <1000 | 0.5 |
| TSV（矽通孔）（3D | <10000 | 0.1 |
| 混合鍵（3D） | 多達 1,000,000 | 0.05 |
3DIC 的理想應用場景
3DIC 非常適合各種以增加電晶體數量、降低功耗或縮小面積為目標的晶片。眾多不同的晶片領域都能從採用 3DIC 技術中獲得各異的優勢，而 3DIC 也在一些要求最嚴苛的半導體應用中獲得越來越廣泛的認可。
其緊湊的佔用空間對於行動裝置、物聯網（IoT）以及其他空間極為寶貴的應用場景而言極具價值。其容量與靈活性，非常適合用於運算密集型應用，例如高效能運算（HPC）、資料中心、雲端運算、人工智慧（AI）以及機器學習（ML）。
下圖顯示了受惠於 3DIC 技術且持續成長的領域：
| 3DIC 的優勢 | |||||
| 區段 | 較低功率 | 高效能 | 較小尺寸 | 更多記憶體 | 更高頻寬 |
| 行動 | ✔ | ✔ | ✔ | ||
| 高效能運算 | ✔ | ✔ | ✔ | ||
| AR/VR（XR） | ✔ | ✔ | ✔ | ✔ | ✔ |
| 人工智慧 | ✔ | ✔ | |||
| 人際網絡 | ✔ | ✔ | ✔ | ✔ | |
| 物聯網 | ✔ | ✔ | |||
3DIC 的設計挑戰
在 3DIC 設計中，存在著幾項與多物理場 相關的挑戰，包括熱傳導、 電遷移、應力與應變，以及熱膨脹。這些挑戰源於 3DIC 結構的複雜性與相互連結的特性——在這種結構中，多個晶粒層疊堆疊，並透過垂直貫穿孔（TSV）和微凸點相互連接。
熱膨脹也是 3DIC 設計面臨的挑戰之一。隨著積體電路（IC）溫度變化，IC 中使用的不同材料會以不同的速率膨脹，從而產生應力與翹曲，進而影響其性能與可靠性。熱傳導會進一步加劇 3DIC 設計中的溫度分布複雜性。由於電晶體及其他元件的密度極高，熱傳導在 3DIC 中變得相當困難。 大部分熱量被困在系統內，導致溫度上升。此現象稱為自發熱。3DIC 由數十億個元件構成，這些元件透過長長的互連線相互連接。這些長互連線所產生的焦耳熱，是導致整體溫度上升的另一個主要問題。在設計 3DIC 時，必須監測並分析這些熱源，以確保其性能可靠。
3DIC 與 新思科技
3DIC Compiler
新思科技 3DIC Compiler 這是電子設計自動化（EDA）產業中，唯一能將端到端多晶粒 設計與整合整合於單一套件內的統一平台。它提供具備 3D 可視化功能的單一圖形使用者環境，支援 3DIC 的探索、設計、實作、驗證與簽核。該平台建構於 新思科技 Fusion Design Platform™ SoC 級 IC 設計通用資料模型 所建構，具備容量與效能的可擴展性。3DIC Compiler 能實現數十萬個晶粒 互連，這是傳統 IC 封裝工具無法達到的。它提供一整套自動化功能，並搭配電源完整性 ，以及兼顧熱效與雜訊的優化功能，可將設計迭代次數降至最低。
這項技術的優點包括：
- 針對多晶粒 整合的整體性方法，以實現最佳的系統封裝（SiP）解決方案
- 統一平台具備強大的 3D 檢視功能，提供直覺化的操作環境，並縮短整體整合時間
- 將 Ansys「矽封裝-PCB」技術，用於系統層級的訊號完整性 、電源完整性 及熱分析，可加速收斂並減少迭代次數
新思科技 IP
設計人員正將系統單晶片（SoC）拆分為多個晶片，以提升產量、功耗、效能與面積（PPA）表現，並增強各種應用情境的可擴展性，例如晶粒 拆分、晶粒 解耦、運算擴展以及功能聚合。為滿足此類多晶粒 系統單晶片對晶粒 及 SDRAM 連接的廣泛需求，系統單晶片設計人員正採用 新思科技’ 經矽片驗證的新思科技 晶粒 至晶粒及HBM IP解決方案。這些解決方案提供低延遲控制器與高能效 PHY，採用最先進的FinFET 製程，並支援2.5D 或 3D 封裝技術。晶粒 至晶粒 IP 可實現可靠的 112G XSR 及基於並行架構的 HBI 鏈路，而 HBM IP 則支援最高達 921 GB/s 的 HBM3 SDRAM。
探索3DIC Compiler
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