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定義
通用小晶片 (Chiplet) 互連快線（UCIe）是一項旨在促進異質元件之間 小晶片 (小晶片 (Chiplet))之間實現高頻寬通訊。隨著半導體產業持續突破性能、電源效率及成本效益的極限，UCIe 已成為實現這些目標的關鍵晶粒 至晶粒 技術。
透過提供標準化介面，UCIe 能夠實現 小晶片 (小晶片 (Chiplet)) ，從而推動多晶粒 設計朝向更模組化且可擴展的方向發展。
圖 1：各家公司攜手建立一套完整的標準化晶粒 至晶粒 互連方案（來源：www.uciexpress.org）
UCIe 是如何運作的？
UCIe 透過定義一套全面的通訊協定與物理層規格來運作，用以規範 小晶片 (小晶片 (Chiplet))。此標準確保資料能以高速傳輸，同時將延遲與功耗降至最低。UCIe 的關鍵組件包括：
- 物理層：此層負責處理用於資料傳輸的電氣特性與訊號傳輸方式。根據 v2.0 規格，UCIe 定義了一種高速、低功耗的物理層，每根接腳最高可支援 32Gbps 的資料傳輸速率。
- 晶粒-to-晶粒 適配器層：適配器層 負責處理鏈路管理功能，以及協定仲裁與協商。它包含基於循環冗餘校驗（CRC）和重試機制的可選錯誤校正功能。
- 協定層：協定層 定義了資料交換的規則與規範，包括指令集與回應格式。此層可確保 小晶片 (小晶片 (Chiplet)) 不同製造商的裝置之間。
圖 2： UCIe 規格的分層結構
UCIe 的模組化架構具備易於整合與擴充的特性，使其成為從高效能運算到消費性電子產品等廣泛應用領域的理想解決方案。
Multi-晶粒 入門指南
本指南提供了成功進行多晶粒 設計所需的關鍵資訊。內容涵蓋其優勢與推動因素，以及新專案應注意的重點與指導原則。
UCIe 的優勢
UCIe 具備眾多優勢，使其成為多晶粒 設計中極具吸引力的選擇。以下是其中幾項主要優勢：
- 高頻寬：根據 v2.0 規格，UCIe 每根接腳最高可支援 32Gbps 的資料傳輸速率，使 小晶片 (小晶片 (Chiplet))之間實現超高速通訊。
- 低延遲：該 標準的高效通訊協定可將延遲降至最低，確保資料傳輸迅速且反應靈敏。
- 電源效率：UCIe 的低功耗物理層有助於降低整體功耗，使其適用於對能源消耗敏感的應用。
- 可擴展性：其模組化架構便於擴展，能因應未來小晶片 (Chiplet) 技術的發展。
- 互通性：透過提供標準化介面，UCIe 確保來自 小晶片 (小晶片 (Chiplet)) 不同廠商所生產的裝置之間實現無縫的互通性。
- 成本效益：能夠 靈活組合 小晶片 (小晶片 (Chiplet)) ，這有助於在晶片設計與製造過程中實現顯著的成本節省。
- 封裝技術： 透過支援有機基板 及高密度先進封裝技術，實現 功耗與效能之間的權衡。
UCIe 和 新思科技
新思科技 提供一套完整的 UCIe IP 解決方案，包含控制器、PHY 以及驗證 IP 。我們的 UCIe IP 每針腳傳輸速率達 40Gbps，同時完全符合 UCIe 規範。這套全面的解決方案確保設計人員能將 UCIe 無縫整合至其晶片設計中，從而實現高效能與高效率。
新思科技' UCIe IP 解決方案旨在滿足最高品質與可靠性標準。透過運用我們在半導體設計與驗證方面的豐富專業知識，我們為客戶提供所需的工具，協助他們在快速演變的多晶粒 設計領域中取得成功。
新思科技 UCIe IP 解決方案
高品質的 IP 解決方案，可實現快速且可靠的晶粒 至晶粒 連線
